[发明专利]一种检查时钟路径的方法有效
| 申请号： | 201811338982.X | 申请日： | 2018-11-12 |
| 公开（公告）号： | CN109446708B | 公开（公告）日： | 2020-04-07 |
| 发明（设计）人： | 杨晓东;刘毅;牛飞飞;汪燕芳;董森华 | 申请（专利权）人： | 北京华大九天软件有限公司 |
| 主分类号： | G06F30/33 | 分类号： | G06F30/33 |
| 代理公司： | 北京德崇智捷知识产权代理有限公司 11467 | 代理人： | 王金双 |
| 地址： | 100102 北京*** | 国省代码： | 北京;11 |
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| 摘要： | 本发明提供一种检查时钟路径的方法，包括以下步骤：1）读入工作条件下的时序库，获得所述工作条件下单元及线网的延迟计算信息；2）确定具有时序关系的同步单元对，以及时钟路径；3）计算时钟路径上的单元延迟总和、线网延迟总和，以及时钟路径总延迟；4）计算两条时钟路径的线网延迟总和的偏差占时钟周期的比例，判断两条时钟路径的平衡性。本发明可以检查时钟路径上的单元及线网延迟，避免由于不同工艺、电压、温度条件等引起的片上偏差，对时钟路径上的延迟产生影响，造成实际芯片无法正常工作的情况，从而保证了设计的稳定性，提高了芯片设计的良率。 | ||
| 搜索关键词： | 一种 检查 时钟 路径 方法 | ||
【主权项】：
1.一种检查时钟路径的方法，其特征在于，包括以下步骤：1)读入工作条件下的时序库，获得所述工作条件下单元及线网的延迟计算信息；2)确定具有时序关系的同步单元对，以及时钟路径；3)计算时钟路径上的单元延迟总和、线网延迟总和，以及时钟路径总延迟；4)计算两条时钟路径的线网延迟总和的偏差占时钟周期的比例，判断两条时钟路径的平衡性。
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