[发明专利]内存优化型静态时序分析方法及其系统有效
| 申请号： | 201811495961.9 | 申请日： | 2018-12-07 |
| 公开（公告）号： | CN109710998B | 公开（公告）日： | 2021-01-05 |
| 发明（设计）人： | 朱春;谢丁 | 申请（专利权）人： | 上海安路信息科技有限公司 |
| 主分类号： | G06F30/3312 | 分类号： | G06F30/3312 |
| 代理公司： | 上海一平知识产权代理有限公司 31266 | 代理人： | 成春荣;须一平 |
| 地址： | 200080 上海市虹口区*** | 国省代码： | 上海;31 |
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| 摘要： | 本申请涉及数字电路，公开了一种内存优化型静态时序分析方法及其系统。本发明在不扩展子图的前提下，遍历扫描过程中即时辨别并抛弃虚假路径，减小虚假路径对下游结点的影响，减少冗余计算，同时遍历过程中动态地差异化处理每个结点上的多种时序约束，并相应地进行二分团覆盖，减少每个结点上的标签数量。本申请的应用将大幅减少系统内存空间的占用，提高系统运行效率，提升系统性能。 | ||
| 搜索关键词： | 内存 优化 静态 时序 分析 方法 及其 系统 | ||
【主权项】：
1.一种内存优化型静态时序分析方法，其特征在于，包括：获取电路网表来构造时序图；后向遍历扫描所述时序图得到每个结点后序路径标签集合；前向遍历扫描所述时序图得到所述每个结点的前序路径标签集合；对所述前序路径标签集合与所述后序路径标签集合进行交集运算，并根据所述交集运算的结果构建各结点的二分图；根据所述各结点的二分图，对所述每个结点的各标签进行二分团覆盖，减少标签总量；计算所述每个结点的各标签对应的延时裕量并给生成析报告；其中，在所述后向遍历扫描和所述前向遍历扫描的过程中，即时识别虚假路径并同时抛弃所述虚假路径对应的标签。
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