[发明专利]维特比译码方法、设备及存储介质有效
| 申请号： | 201811527984.3 | 申请日： | 2018-12-13 |
| 公开（公告）号： | CN109462407B | 公开（公告）日： | 2022-08-16 |
| 发明（设计）人： | 洪龙龙;叶进 | 申请（专利权）人： | 锐捷网络股份有限公司 |
| 主分类号： | H03M13/41 | 分类号： | H03M13/41 |
| 代理公司： | 北京太合九思知识产权代理有限公司 11610 | 代理人： | 张爱 |
| 地址： | 350007 福建省福州市仓*** | 国省代码： | 福建;35 |
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| 摘要： | 本申请实施例提供一种维特比译码方法、设备及存储介质。在本申请实施例中，在对接收到的数据序列进行分段并行译码的基础上，进一步针对每一个分段形成的子序列，在每个时刻内对所有状态，并行计算每个时刻输出的序列片段在该时刻状态下的分支度量值，并对各子序列中在每个时刻输出的序列片段在该时刻状态下的分支度量值进行并行加比选，进而确定出各子序列的幸存路径；之后根据每个子序列的幸存路径，确定接收到的数据序列的译码结果。在本申请实施例中，在对接收到的数据序列进行维特比译码过程中，引入两次并行计算，可提高译码速率。 | ||
| 搜索关键词： | 译码 方法 设备 存储 介质 | ||
【主权项】：
1.一种维特比译码方法，其特征在于，包括：将接收到的数据序列切分成N个子序列，其中相邻的两个子序列具有M个比特重叠，其中N为大于1的整数，M为正整数；在对所述N个子序列进行并行处理的过程中，针对第一子序列，以并行方式计算所述第一子序列中在每个时刻输出的序列片段在相应时刻的各状态下的分支度量值；对所述第一子序列中在每个时刻输出的序列片段在相应时刻的各种状态下的分支度量值进行加比选，以得到所述第一子序列的幸存路径；根据所述N个子序列的幸存路径，确定所述数据序列的译码结果；其中，所述第一子序列为所述N个子序列中的任一子序列。
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