[发明专利]一种高速并行采样方法在审
| 申请号： | 201811544446.5 | 申请日： | 2018-12-17 |
| 公开（公告）号： | CN109361395A | 公开（公告）日： | 2019-02-19 |
| 发明（设计）人： | 彭光辉;陶磊;赵启卫;黄丽洪 | 申请（专利权）人： | 成都国腾实业集团有限公司 |
| 主分类号： | H03M1/12 | 分类号： | H03M1/12 |
| 代理公司： | 成都金英专利代理事务所(普通合伙) 51218 | 代理人： | 袁英 |
| 地址： | 610041 四川省*** | 国省代码： | 四川;51 |
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| 摘要： | 本发明公开了一种高速并行采样方法，包括以下步骤：S1：产生时钟信号后分别得到转换时钟信号和数据时钟信号；S2：将转换时钟模拟信号与数据时钟模拟信号经ADC输出至FPGA模块；S3：设定每一帧采样数据包括20个比特，且最高比特位的两个比特中的值为预设值，其余比特位的比特中的值为实际采样值；S4：判断来自ADC模块的数字信号与该数据时钟的采样数据的前两个比特中的值是否为预设值，若前两个比特中的值不是预设值，则进行预定时间的延迟后重新接收采样数据，直至前两个比特中的值为预设值，在每接收完一帧采样数据后，将采样数据发送至FPGA模块对应的FIFO存储单元；S5：串并转换采样数据；S6：循环S1~S5拓展到16通道，最后到64通道18bit 5MSPS的采集系统。 | ||
| 搜索关键词： | 采样数据 预设 采样 高速并行 模拟信号 数据时钟 比特位 产生时钟信号 数据时钟信号 转换时钟信号 采集系统 串并转换 数字信号 重新接收 延迟 发送 输出 转换 拓展 | ||
【主权项】：
1.一种高速并行采样方法，其特征在于：包括以下步骤：S1：时钟产生模块产生时钟信号后分别传输至分频单元、倍频单元，得到分频后的转换时钟信号和倍频后的数据时钟信号；S2：将转换时钟模拟信号与数据时钟模拟信号均传输至ADC模块转换成数字信号输出至FPGA模块；S3：在FPGA模块对应的数据接收单元内，设定每一帧采样数据包括20个比特，且最高比特位的两个比特中的值为预设值，其余比特位的比特中的值为实际采样值；S4：所述数据接收单元同时接收数据时钟的采样数据，并判断来自ADC模块的数字信号与该数据时钟的采样数据的前两个比特中的值是否为预设值，若前两个比特中的值不是预设值，则进行预定时间的延迟后重新接收采样数据，直至前两个比特中的值为预设值，若是预设值，则正常接收数据，在每接收完一帧采样数据后，将采样数据发送至FPGA模块对应的FIFO存储单元，FIFO存储单元基于转换时钟信号存储该采样数据；S5：在FPGA模块对应的串并转换单元基于转换时钟对FIFO存储单元存储的采样数据进行串并转换；S6：循环步骤S1~S5再拓展到16通道，最后达到64通道18bit 5MSPS的采集系统。
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