[发明专利]带隙基准电压电路

摘要

本发明公开了一种带隙基准电压电路，包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第一PNP三极管、第二PNP三极管、第三PNP三极管、第一电阻、第二电阻、第三电阻、第四电阻、可调电阻。第五NMOS管为零阈值电压MOS管，第五NMOS管的漏极与第三电阻的另一端电连接，第五NMOS管的栅极与第四NMOS管的栅极电连接，第五NMOS管的源极与第四NMOS管的漏极电连接。本发明解决了带隙基准电压电路在供电电压较高时抑制电源变化能力下降问题，并降低了制造成本。

主权项

1.一种带隙基准电压电路，其特征在于，包括：基准电压输出端、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第一PNP三极管、第二PNP三极管、第三PNP三极管、第一电阻、第二电阻、第三电阻、第四电阻、可调电阻；所述第一PMOS管的数量为n个，n为正整数，n个所述第一PMOS管的源极均与模拟电源端电连接，n个所述第一PMOS管的漏极均与所述第五PMOS管的源极电连接，n个所述第一PMOS管的栅极均与所述第二PMOS管的栅极电连接；所述第三PMOS管的数量为k个，k为正整数，k个所述第三PMOS管的源极均与所述模拟电源端电连接，k个所述第三PMOS管的漏极均与所述第六PMOS管的源极电连接，k个所述第三PMOS管的栅极均与所述第二PMOS管的栅极电连接；所述第二PMOS管的源极与所述模拟电源端电连接，所述第二PMOS管的漏极与所述第四PMOS管的源极电连接，所述第二PMOS管的栅极还与所述第四PMOS管的漏极电连接；所述第四PMOS管的漏极还与所述第三电阻的一端电连接，所述第三电阻的另一端同时与所述第四PMOS管的栅极、所述第五PMOS管的栅极、所述第六PMOS管的栅极电连接；所述第五PMOS管的漏极同时与所述第四电阻的一端、所述第三NMOS管的栅极、所述第四NMOS管的栅极电连接；所述第四电阻的另一端同时与所述第三NMOS管的漏极、所述第一NMOS管的栅极、所述第二NMOS管的栅极电连接；所述第一NMOS管的源极与所述第一PNP三极管的发射极电连接，所述第一PNP三极管的基极和集电极均与模拟接地端电连接；所述第二NMOS管的漏极与所述第四NMOS管的源极电连接，所述第二NMOS管的源极与所述第一电阻的一端电连接；所述第二PNP三极管的数量为m个，m为正整数，m个所述第二PNP三极管的发射极均与所述第一电阻的另一端电连接，m个所述第二PNP三极管的基极和集电极均与所述模拟接地端电连接；所述第六PMOS管的漏极作为所述基准电压输出端，所述第六PMOS管的漏极与所述可调电阻的一端电连接，所述可调电阻的另一端与所述第二电阻的一端电连接，所述第二电阻的另一端与所述第三PNP三极管的发射极电连接，所述第三PNP三极管的基极和集电极均与所述模拟接地端电连接；所述第三NMOS管、所述第四NMOS管均为零阈值电压MOS管，所述第四NMOS管的漏极与所述第三电阻的另一端电连接；或，所述带隙基准电压电路还包括第五NMOS管，所述第五NMOS管为零阈值电压MOS管，所述第五NMOS管的漏极与所述第三电阻的另一端电连接，所述第五NMOS管的栅极与所述第四NMOS管的栅极电连接，所述第五NMOS管的源极与所述第四NMOS管的漏极电连接。