[发明专利]一种基于FPGA的QC-LDPC码的高速码率兼容LDPC编码器

摘要

一种基于FPGA的QC‑LDPC码的高速码率兼容LDPC编码器，通过控制模块将输入信息序列的每个信息子块的分量的列向量送至校验位计算模块；将信息子块的分量的列向量通过延迟模块进行时间延迟后送至选择移位输出模块；移位操作模块，根据编码器的码率rate，确定循环移位寄存器的移位方法，并送至循环移位寄存器；根据确定循环移位寄存器的移位方法，对循环子矩阵Bi,j的首行数据bi,j(0)进行移位操作,根据移位操作后的结果与输入信息比特序列的逐信息比特，计算得到校验向量，将校验向量送至选择移位输出模块；选择移位输出模块，在不同时间输出校验向量和信息子块的分量的列向量，本发明的高速码率兼容编码器架构，不同码率之间可以最大程度地实现资源共享。

主权项

1.一种基于FPGA的QC‑LDPC码的高速码率兼容LDPC编码器，其特征在于包括：控制模块、移位操作模块、存储器、循环移位寄存器、延迟模块、校验位计算模块、选择移位输出模块；控制模块接收外部输入的编码器的码率rate、输入门控信号synin、输入信息序列datin；控制模块将输入信息序列datin按帧分成r个长为L的信息子块M_i，每个信息子块的分量为一个列向量，含有P个元素，输入信息序列长度为P×rL比特；根据外部输入的编码器的码率rate，产生控制信号state和addr，在控制信号state和addr控制下，从存储器rom_g中读出每个信息子块M_i对应码率的循环子矩阵B_i,j的首行向量b_i,j⁽⁰⁾送至循环移位寄存器；控制模块将输入信息序列datin的每个信息子块分量的列向量和控制信号state送至校验位计算模块；控制模块将控制信号state、输入门控信号synin和信息子块分量的列向量通过延迟模块进行时间延迟后得到控制信号state_dly、门控信号synin_dly和列向量A_dly送至选择移位输出模块；控制模块根据外部输入的编码器的码率rate，确定r、c和L送至移位操作模块,移位操作模块根据r、c和L，从循环移位寄存器中读取c个长度为L的生成元的循环移位向量b_i,j^(l),1≤j≤c,0≤l≤L‑1，r对应r个信息子块M_i的输入总时间,1≤i≤r,在信息子块输入期间，对b_i,j^(l)进行循环移位，每个时钟周期进行一次移位，并将移位结果反馈给循环移位寄存器；循环移位寄存器，用来存储c个生成元的循环移位向量b_i,j^(l),0≤l≤L‑1，向量b_i,j^(l)的长度为L，其初始值为从存储器rom_g中读出的每个信息子块M_i对应码率的循环子矩阵B_i,j的首行向量b_i,j⁽⁰⁾，送至移位操作模块进行移位操作，反馈移位操作后的结果即生成元的循环移位向量b_i,j^(l)并送至校验位计算模块；校验位计算模块，根据控制模块输入的状态state、生成元的循环移位向量b_i,j^(l)和输入信息子块分量的列向量，当state为S1状态时，计算校验位C_j,当state为S2状态时，校验位C_j的列向左移动1位，最右边1列数据补0,并将得到的校验位C_j的P个元素的列向量C_pj送至选择移位输出模块；选择移位输出模块，在不同的控制信号state_dly，datout输出校验位C_j的列向量C_pj和信息子块分量的列向量的延迟信号A_dly的控制下,state_dly为S0时，输出门控信号synout输出高电平，为S0以外的其它状态时，synout输出低电平。