[发明专利]一种并行静态存储器地址线断路测试方法

摘要

本发明提供了一种并行静态存储器地址线断路测试方法，设并行静态存储器有m根地址线，n根数据线，则地址线从高位到低位表示为Am‑1～A0，数据线从高位到低位表示为Dn‑1～D0；测试m根地址线时，先向十进制地址分别按顺序写入十进制数；然后再读出相应数据；分别将相同地址的写入数据与读出数据相减，如结果全为0，则地址线无断路现象；否则，找出所有写入数据与读出数据相减值不为0的地址，如有k个地址，就有k根地址线断路，相减值不为0的地址的原写入数据十进制值i是多少，就表示Ai号地址线断路。本发明比目前已知方法节省近三分之一的时间，有效缩短了测试时间，提高了工作效率。

主权项

1.一种并行静态存储器地址线断路测试方法，其特征在于包括下述步骤：设并行静态存储器有m根地址线，n根数据线，则地址线从高位到低位表示为A_m‑1～A₀，数据线从高位到低位表示为D_n‑1～D₀；测试m根地址线时，先向十进制地址2⁰、2¹、2²、2³……2^m‑2、2^m‑1、0分别按顺序写入十进制数0、1、2、3……、m‑2、m‑1、m；然后再从地址2⁰、2¹、2²、2³……2^m‑2、2^m‑1、0中读出相应数据；分别将相同地址的写入数据与读出数据相减，如结果全为0，则地址线无断路现象；否则，找出所有写入数据与读出数据相减值不为0的地址，如有k个地址，就有k根地址线断路，这些相减值不为0的地址的原写入数据十进制值i是多少，就表示A_i号地址线断路。