[实用新型]半导体晶片收纳容器的打包用缓冲体有效

专利信息
申请号: 201820317693.0 申请日: 2018-03-08
公开(公告)号: CN207985701U 公开(公告)日: 2018-10-19
发明(设计)人: 堀尾朋广 申请(专利权)人: 胜高股份有限公司
主分类号: B65D81/05 分类号: B65D81/05
代理公司: 中国专利代理(香港)有限公司 72001 代理人: 李婷;刘林华
地址: 日本*** 国省代码: 日本;JP
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摘要: 实用新型提供能够防止将半导体晶片的收纳容器包装的袋破损的打包用缓冲体。一种当将用有柔性的袋(4)包装的收纳半导体晶片(W)的箱形的收纳容器(3)打包在打包箱(5)中时、与由袋包装的状态的收纳容器的上表面、打包箱的上板(51)的内表面和打包箱的侧板(52)的内表面分别接触并被夹装到其之间的第1缓冲体(1),具有与打包箱的上板的内表面接触的第1面(11)、作为第1面的背侧且与由袋包装的状态的收纳容器的上表面接触的第2面(12)和与打包箱的侧板的内表面接触的第3面(13);在第2面上形成在包括袋的状态下嵌合于收纳容器的矩形状的上表面部的第1凹部(121),在第1凹部的四角的每一个上形成朝向外侧的凹陷部(122)。
搜索关键词: 收纳容器 打包箱 内表面 半导体晶片 缓冲体 打包 袋包装 上表面 凹部 侧板 上板 本实用新型 上表面部 收纳 凹陷部 矩形状 夹装 嵌合 箱形 破损
【主权项】:
1.一种半导体晶片收纳容器的打包用缓冲体,是当将用有柔性的袋包装的收纳半导体晶片的箱形的收纳容器打包在打包箱中时、被配置到由前述袋包装的状态的收纳容器与前述打包箱之间的缓冲体,所述半导体晶片收纳容器的打包用缓冲体的特征在于,具备第1缓冲体,所述第1缓冲体与由前述袋包装的状态的收纳容器的上表面、前述打包箱的上板的内表面和前述打包箱的侧板的内表面分别接触,被夹装在由前述袋包装的状态的收纳容器的上表面、前述打包箱的上板的内表面和前述打包箱的侧板的内表面之间;前述第1缓冲体具有与前述打包箱的上板的内表面接触的第1面、作为前述第1面的背侧且与由前述袋包装的状态的收纳容器的上表面接触的第2面和与前述打包箱的侧板的内表面接触的第3面;在前述第2面上,形成有在包括前述袋的状态下嵌合于前述收纳容器的矩形状的上表面部的第1凹部;在前述第1凹部的四角的每一个上,形成有朝向外侧的凹陷部。
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