[实用新型]半导体存储器电容孔的制备叠层结构

摘要

本实用新型提供一种半导体存储器电容孔的制备叠层结构，包括：半导体基底；电容支撑牺牲结构层；硬掩膜消耗层，位于电容支撑牺牲结构层表面；双图案整合层，位于硬掩膜消耗层表面；图形转移层，位于双图案整合层上，包括若干个沿第一方向平行间隔排布的第一间距倍增单元及若干个沿第二方向平行间隔排布的第二间距倍增单元，第二方向与第一方向之间具有相交角度，相邻第一间距倍增单元之间产生一第一间距，相邻第二间距倍增单元之间产生一第二间距。本实用新型利用两个方向分别形成侧壁层进行图形加倍，改进器件结构中特征尺寸的界定，解决大小孔洞的问题，并通过刻蚀过程中双图案整合层的改进，提高图形精准度，对结构层进行改进，提高良率。

主权项

1.一种半导体存储器电容孔的制备叠层结构，其特征在于，包括：半导体基底；电容支撑牺牲结构层，所述电容支撑牺牲结构层包括刻蚀阻挡层以及位于所述刻蚀阻挡层上的至少一层介质牺牲层及至少一层支撑层，且所述刻蚀阻挡层位于所述半导体基底的表面；硬掩膜消耗层，位于所述电容支撑牺牲结构层表面；双图案整合层，位于所述硬掩膜消耗层表面；以及图形转移层，位于所述双图案整合层上，包括若干个沿第一方向平行间隔排布的第一间距倍增单元以及若干个沿第二方向平行间隔排布且与所述第一间距倍增单元相连的第二间距倍增单元，所述第二方向与所述第一方向之间具有一相交角度，且相邻所述第一间距倍增单元之间产生一第一间距，相邻所述第二间距倍增单元之间产生一第二间距，所述第一间距和所述第二间距皆由个别间隔牺牲层的厚度定义。