[实用新型]沟槽肖特基半导体器件

摘要

本实用新型公开一种沟槽肖特基半导体器件，该沟槽肖特基半导体器件的有源区由若干个肖特基势垒单胞并联构成，所述肖特基势垒单胞进一步包括硅片；所述沟槽四壁均具有第一二氧化硅氧化层，一第一导电多晶硅体嵌入所述沟槽中间处；相邻肖特基势垒单胞之间的第一二氧化硅氧化层内具有一P掺杂深阱部，此P掺杂深阱部的上端延伸至第一二氧化硅氧化层的上表面，所述P掺杂深阱部的下端延伸至单晶硅外延层的下部区域，所述P掺杂深阱部的深度与沟槽的深度比例为10：（6~8）。本实用新型沟槽肖特基半导体器件加强了器件的可靠性和并改善了崩溃效应，有助于组件在反向偏压时（Vds bias），使电场曲线趋于平缓，改善漏电流的增加程度，进而使崩溃效应不容易产生。

主权项

1.一种沟槽肖特基半导体器件，该沟槽肖特基半导体器件的有源区由若干个肖特基势垒单胞（1）并联构成，所述肖特基势垒单胞（1）进一步包括硅片（2），位于所述硅片（2）背面的下金属层（3），位于所述硅片（2）正面的上金属层（4），所述硅片（2）下部与所述下金属层（3）连接的第一导电类型重掺杂的单晶硅衬底（5），所述硅片（2）上部与上金属层（4）连接的第一导电类型轻掺杂的单晶硅外延层（6），位于所述单晶硅外延层（6）上部并开口于所述单晶硅外延层（6）上表面的沟槽（7）；所述沟槽（7）四壁均具有第一二氧化硅氧化层（8），一第一导电多晶硅体（9）嵌入所述沟槽（7）中间处，2个第二导电多晶硅体（11）分别嵌入所述沟槽（7）边缘处且位于第一导电多晶硅体（9）两侧，位于第一导电多晶硅体（9）中下部的第一多晶硅中下部（91）位于沟槽（7）内，位于第二导电多晶硅体（11）中下部的第二多晶硅中下部（111）位于沟槽（7）内，所述第一多晶硅中下部（91）、第二多晶硅中下部（111）和单晶硅外延层（6）之间设有第一二氧化硅氧化层（8）；其特征在于：相邻肖特基势垒单胞（1）之间的第一二氧化硅氧化层（8）内具有一P掺杂深阱部（12），此P掺杂深阱部（12）的上端延伸至第一二氧化硅氧化层（8）的上表面，所述P掺杂深阱部（12）的下端延伸至单晶硅外延层（6）的下部区域，所述P掺杂深阱部（12）的深度与沟槽（7）的深度比例为10：（6~8）；位于第一导电多晶硅体（9）上部的第一多晶硅上部（92）位于上金属层（4）内，且第一多晶硅上部（92）四周与上金属层（4）之间设有第二二氧化硅氧化层（10），位于第二导电多晶硅体（11）上部的第二多晶硅上部（112）位于上金属层（4）内，且第二多晶硅上部（112）四周与上金属层（4）之间设有第二二氧化硅氧化层（10），所述金属连线与第一二氧化硅氧化层（8）、第一多晶硅上部（92）和第二多晶硅上部（112）之间设置有一WSi₂层（13）。