[实用新型]时钟占空比校准电路

摘要

本实用新型实施例提供一种时钟占空比校准电路，电路包括具有至少三个串联的延时链的延时链组，延时链组根据接收的时钟信号，通过各延时链生成调节时钟信号占空比的延时信号；位于首端的延时链输出的延时信号的延时精度能够使输入时钟信号的占空比粗略接近50％，位于尾端的延时链输出的延时信号的延时精度能够使输入时钟信号的占空比达到50％±1％；时钟发生器用于接收输入时钟信号和位于尾端的延时链输出的延时信号并发出输出时钟信号；占空比检测器用于检测输出时钟信号的占空比，并根据占空比调整各延时链的长度。本实用新型实施例通过设置多个调节不同精度的延时链，能够实现在任意时钟信号频率时，快速精准的调节时钟信号的占空比至50％±1％。

主权项

1.一种时钟占空比校准电路，其特征在于，包括：延时链组，包括至少三个串联的延时链，所述延时链组根据接收的输入时钟信号，通过各所述延时链生成调节所述输入时钟信号占空比的延时信号；其中，位于首端的所述延时链输出的所述延时信号的延时精度能够使所述输入时钟信号的占空比粗略接近50％，位于尾端的所述延时链输出的所述延时信号的延时精度能够使所述输入时钟信号的占空比达到50％±1％；时钟发生器，用于接收所述输入时钟信号和位于尾端的所述延时链输出的所述延时信号，并发出输出时钟信号；占空比检测器，与所述时钟发生器连接，用于检测所述输出时钟信号的占空比，并根据所述输出时钟信号的占空比调整各所述延时链的长度。