[实用新型]一种具有超低失调的灵敏放大器电路

摘要

本实用新型公开了一种具有超低失调的灵敏放大器电路，是一种可以极大降低失调电压的灵敏放大器结构，该结构利用电容存储电压以及电压不突变的特性，实现位线电压差的放大和阈值电压差的存储补偿，达到了极大程度降低失调电压的效果；同时伴随着失调电压的极大降低，可以有效的加速静态随机存储器的数据读取速度，降低单元读取时的能量消耗，有效的提高了静态随机存储器读取电压的裕度。

主权项

1.一种具有超低失调的灵敏放大器电路，其特征在于，包括：六个NMOS晶体管，依次记为N1～N6；十三个PMOS晶体管，依次记为P1～P13；四个电容，依次记为C1～C4；三个反相器，依次记为I1～I3；以及一个缓冲器，记为B1；其中：位线BL与PMOS晶体管P6和P9的源极相连，位线BLB与PMOS晶体管P5和P10的源极相连，PMOS晶体管P9的漏极与电容C1的上端相连，PMOS晶体管P5和P6的漏极与电容C1的下端相连，PMOS晶体管P10的漏极与电容C2的上端相连，PMOS晶体管P7和P8的漏极与电容C2的下端相连，PMOS晶体管P5，P8，P9及P10的栅极与使能信号SAE相连，PMOS晶体管P6和P7的栅极与使能信号SAE的反向信号SAEB相连；PMOS晶体管P11的源极与电容C1的上端连接，PMOS晶体管P12的源极与电容C2的上端连接；PMOS晶体管P11及P12的栅极与使能信号SAE的延迟信号SL相连；PMOS晶体管P11的漏极与输出节点OUT相连，PMOS晶体管P12的漏极与输出节点OUTB相连，PMOS晶体管P1的漏极与输出节点OUT相连，源极与电源VDD相连，栅极与NMOS晶体管N2的漏极相连；PMOS晶体管P3的源极与电源VDD相连，栅极与预充信号PRE相连，源极与NMOS晶体管N1的漏极相连；PMOS晶体管P2的漏极与输入节点OUTB相连，源极与电源VDD相连，栅极与NMOS晶体管N1的漏极相连；PMOS晶体管P4的源极与电源VDD相连，栅极与预充信号PRE相连，源极与NMOS晶体管N2的漏极相连；NMOS晶体管N1的漏极与输出节点OUT相连，栅极与PMOS晶体管P1的栅极相连，源极与NMOS晶体管N6的漏极相连；NMOS晶体管N2的漏极与输出节点OUTB相连，栅极与PMOS晶体管P2的栅极相连，源极与NMOS晶体管N6的源极相连；NMOS晶体管N6的漏极与电容C3的上端相连，源极与电容C4的上端相连，栅极与反相器I3的输出端；NMOS晶体管N3的漏极与电容C3的上端相连，源极与GND相连，栅极与反相器I1的输出端相连；NMOS晶体管N4的漏极与电容C4的上端相连，源极与GND相连，栅极与反相器I2的输出端相连；反相器I3的输入端与缓冲器B1的输出端相连，缓冲器B1的输入端与NMOS晶体管N5的漏极相连，反相器I1的输入端与反相器I2的输入端相连，反相器I2的输入端与缓冲器B1的输出端相连，反相器I1的电源端与位线BLB相连，反相器I2的电源端与位线BL相连；NMOS晶体管N5的源极与GND相连，栅极与使能信号SAE的延迟信号SL相连；电容C3的下端与电容C4的下端相连；PMOS晶体管P13的漏极与电容C3的下端相连，源极与VDD相连，栅极与预充信号PRE相连。