[发明专利]构造具有用于速率兼容的QC-LDPC编码的行正交性的奇偶校验矩阵在审
| 申请号： | 201880030726.6 | 申请日： | 2018-05-10 |
| 公开（公告）号： | CN110622425A | 公开（公告）日： | 2019-12-27 |
| 发明（设计）人： | T·理查森 | 申请（专利权）人： | 高通股份有限公司 |
| 主分类号： | H03M13/11 | 分类号： | H03M13/11 |
| 代理公司： | 72002 永新专利商标代理有限公司 | 代理人： | 张海燕 |
| 地址： | 美国加*** | 国省代码： | 美国;US |
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| 摘要： | 本公开内容的某些方面总体上涉及用于例如使用包括根据高速率核心图的第一层和用于HARQ传输的第二层的奇偶校验矩阵，来解码准循环低密度奇偶校验(QC‑LDPC)速率匹配码的方法和装置，其中，奇偶校验矩阵具有准行正交性或者第二层内的完全正交性。用于执行低密度奇偶校验(LDPC)解码的示例性方法包括：接收与LDPC码字相关联的软位，并使用奇偶校验矩阵来执行对软位的LDPC解码，其中，奇偶校验矩阵的每一行对应于被提升的LDPC码的被提升的奇偶校验，奇偶校验矩阵的至少两列对应于被提升的LDPC码的被删余的变量节点，并且奇偶校验矩阵在至少两个被删余的变量节点都连接到的行的下面的每对连续行之间具有行正交性。 | ||
| 搜索关键词： | 奇偶校验矩阵 正交性 解码 变量节点 准循环低密度奇偶校验 低密度奇偶校验 方法和装置 奇偶校验 速率匹配 第一层 连续行 关联 | ||
【主权项】：
1.一种用于执行低密度奇偶校验(LDPC)解码的方法，所述方法包括：/n接收与LDPC码字相关联的软位；以及/n使用奇偶校验矩阵来执行对所述软位的LDPC解码，其中：/n所述奇偶校验矩阵的每一行对应于被提升的LDPC码的被提升的奇偶校验，/n所述奇偶校验矩阵的至少两列对应于所述被提升的LDPC码的被删余的变量节点，以及/n所述奇偶校验矩阵在至少两个被删余的变量节点都连接到的行的下面的每对连续行之间具有行正交性。/n
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