[发明专利]积和运算器、神经形态器件及积和运算器的使用方法有效
| 申请号： | 201880084232.6 | 申请日： | 2018-12-12 |
| 公开（公告）号： | CN111512312B | 公开（公告）日： | 2023-08-18 |
| 发明（设计）人： | 柴田龙雄 | 申请（专利权）人： | TDK株式会社 |
| 主分类号： | G06G7/60 | 分类号： | G06G7/60;G06N3/063;H10B63/00 |
| 代理公司： | 北京尚诚知识产权代理有限公司 11322 | 代理人： | 杨琦;黄浩 |
| 地址： | 日本*** | 国省代码： | 暂无信息 |
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| 摘要： | 本发明提供在应用于神经网络的情况下，能够抑制偏置项用元件的故障时的神经网络的性能降低的积和运算器。积和运算器(1)具备积运算部(10)、和运算部(11)，积运算部(10)具备多个可变输入用积运算元件(10A1A)、(10A1B)；多个固定输入用积运算元件(10A2A)、(10A2B)。多个可变输入用积运算元件(10A1A)、(10A1B)及多个固定输入用积运算元件(10A2A)、(10A2B)各自为电阻变化元件。积和运算器(1)具备：相对于多个可变输入用积运算元件输入可变信号的可变输入部(121A)、(121B)；相对于多个固定输入用积运算元件(10A2A)、(10A2B)与上述可变信号同步地输入给定的信号的固定输入部(122A)、(122B)。和运算部(11)具备检测来自多个可变输入用积运算元件(10A1A)、(10A1B)的输出及来自多个固定输入用积运算元件(10A2A)、(10A2B)的输出的合计值的输出检测器(11A)。 | ||
| 搜索关键词： | 运算器 神经 形态 器件 使用方法 | ||
【主权项】：
暂无信息
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