[发明专利]多级连半导体结构及其形成方法有效
申请号: | 201910060003.7 | 申请日: | 2019-01-22 |
公开(公告)号: | CN109768088B | 公开(公告)日: | 2022-02-15 |
发明(设计)人: | 刘张李 | 申请(专利权)人: | 上海华虹宏力半导体制造有限公司 |
主分类号: | H01L29/78 | 分类号: | H01L29/78;H01L29/423;H01L29/08;H01L21/336 |
代理公司: | 上海思微知识产权代理事务所(普通合伙) 31237 | 代理人: | 屈蘅 |
地址: | 201203 上海市浦东*** | 国省代码: | 上海;31 |
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摘要: | 本发明提供了一种级连半导体结构及其形成方法,级连半导体结构包括半导体衬底和位于半导体衬底上的多级连栅极,多极连栅极包括两个以上栅极,位于相邻栅极之间的半导体衬底进行第一掺杂形成了第一掺杂区,位于栅极下方的半导体衬底进行第二掺杂形成了第二掺杂区,位于多级连栅极两侧的半导体衬底进行第一掺杂形成了源/漏区,其中源/漏区的厚度大于第一掺杂区的厚度。在本发明提供的级连半导体结构及其形成方法中,由于源/漏区的厚度大于多级连栅极下掺杂区的厚度,从而降低寄生结电容的大小,使得源/漏区连接插塞时可实现较低的连接阻抗,进而提高级连半导体结构的开关性能,达到实现高电压、低寄生结电容和低阻抗的要求。 | ||
搜索关键词: | 多级 半导体 结构 及其 形成 方法 | ||
【主权项】:
1.一种多级连半导体结构,其特征在于,所述多级连半导体结构包括半导体衬底和位于所述半导体衬底上的多级连栅极,所述多极连栅极包括两个以上栅极,位于相邻所述栅极之间的所述半导体衬底进行第一掺杂形成了第一掺杂区,位于所述栅极下方的所述半导体衬底进行第二掺杂形成了第二掺杂区,位于所述多级连栅极两侧的所述半导体衬底进行第一掺杂形成了源/漏区,其中所述源/漏区的厚度大于所述第一掺杂区的厚度。
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