[发明专利]一种常关型SiC基DMOSFET器件及其制备方法

摘要

本发明涉及半导体领域，提供一种常关型SiC基DMOSFET器件及其制备方法，包括SiC外延材料基片、2D高迁移率电传输层、p well区、p+型超短沟道层、n++型掺杂区、p++型掺杂区、栅介质、栅电极接触、源电极接触、漏电极接触、绝缘物质层与pad金属层，SiC外延材料基片包括n++型衬底基片、n+型缓冲层与n‑型漂移层，n+型缓冲层位于n++型衬底基片的上表面，n‑型漂移层位于n+型缓冲层的上表面；2D高迁移率电传输层位于n‑型漂移层的上表面，p well区设于此两层之间，分裂的栅电极接触位于栅介质的上表面，源电极接触位于n++型掺杂区与p++型掺杂区的上表面，漏电极接触位于n++型衬底基片的下表面。本发明的优点用于降低SiC基DMOSFET器件的沟道电阻与米勒电荷，从而提高其高频优值。

主权项

1.一种常关型SiC基DMOSFET器件，其特征在于：包括SiC外延材料基片、2D高迁移率电传输层、p well区、p+型超短沟道层、n++型掺杂区、p++型掺杂区、栅介质、栅电极接触、源电极接触、漏电极接触与绝缘物质层，所述SiC外延材料基片包括n++型衬底基片、n+型缓冲层与n‑型漂移层，所述n+型缓冲层位于所述n++型衬底基片的上表面，所述n‑型漂移层位于所述n+型缓冲层的上表面；所述2D高迁移率电传输层位于所述n‑型漂移层的上表面，所述p well区设于所述2D高迁移率电传输层与所述n‑型漂移层之间，且复数个所述p well区周期排列，相邻的所述p well区之间形成JFET区，所述2D高迁移率电传输层的两侧分别由近及远依次设有所述p+型超短沟道层、所述n++型掺杂区与所述p++型掺杂区，所述栅介质覆盖所述2D高迁移率电传输层、所述p+型超短沟道层以及n++型掺杂区，所述栅电极接触位于所述栅介质的上表面，所述p+型超短沟道层的左右两边界位于所述栅电极接触的下方，所述源电极接触位于所述n++型掺杂区与所述p++型掺杂区的上表面，所述绝缘物质层覆盖所述栅介质与所述栅电极接触，所述漏电极接触位于所述n++型衬底基片的下表面。