[发明专利]一种集成有二维卷积阵列的系统芯片有效
| 申请号： | 201910103624.9 | 申请日： | 2019-02-01 |
| 公开（公告）号： | CN109902063B | 公开（公告）日： | 2023-08-22 |
| 发明（设计）人： | 连荣椿;王海力;马明 | 申请（专利权）人： | 京微齐力(北京)科技有限公司 |
| 主分类号： | G06F15/80 | 分类号： | G06F15/80;G06N3/063 |
| 代理公司： | 北京亿腾知识产权代理事务所(普通合伙) 11309 | 代理人： | 陈霁 |
| 地址： | 100080 北京市海淀区*** | 国省代码： | 北京;11 |
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| 摘要： | 一种集成有二维卷积阵列的系统芯片。在实施例中，系统芯片包括：二维卷积阵列，包括：排列成二维阵列的多个处理单元，各处理单元能够完成乘加运算；其中，处理单元包括使能输入端，用于接收使能信号，并且根据使能信号暂停或启动处理单元的操作；其中，二维阵列中的各处理单元在同一个时钟信号的控制下进行运算；第一接口，用于为二维卷积阵列提供输入数据；第二接口，用于为二维卷积阵列提供输出；FPGA模块，用于和第一/第二接口耦合。在实施例中，启动和暂停卷积阵列中各单元的运算，由此允许速度较快的卷积阵列和其它处理模块配合操作。可以通过接口模块的数据时序调整，使得输入数据和输出结果均能够按要求排列对齐。 | ||
| 搜索关键词： | 一种 集成 二维 卷积 阵列 系统 芯片 | ||
【主权项】：
1.一种系统芯片，包括：二维卷积阵列，包括：排列成二维阵列的多个处理单元(PE)，各处理单元能够完成乘加运算；其中，处理单元包括使能输入端，用于接收使能信号，并且根据使能信号暂停或启动处理单元的操作；其中，二维阵列中的各处理单元在同一个时钟信号的控制下进行运算；第一维度垂直于第二维度；第一接口，用于为二维卷积阵列提供输入数据；第二接口，用于将二维卷积阵列的数据输出；FPGA模块，用于和第一接口和/或第二接口耦合。
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