[发明专利]半导体存储装置在审
| 申请号： | 201910110309.9 | 申请日： | 2014-09-05 |
| 公开（公告）号： | CN110085272A | 公开（公告）日： | 2019-08-02 |
| 发明（设计）人： | 二山拓也;白川政信;阿部健一 | 申请（专利权）人： | 东芝存储器株式会社 |
| 主分类号： | G11C11/56 | 分类号： | G11C11/56;G11C16/10;G11C16/34;G11C16/04;H01L27/11582 |
| 代理公司： | 北京律盟知识产权代理有限责任公司 11287 | 代理人： | 杨林勳 |
| 地址： | 日本*** | 国省代码： | 日本;JP |
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| 摘要： | 本发明提供一种能够提高动作性能的半导体存储装置。实施方式的半导体存储装置包括：第一至第四存储单元，积层在半导体基板的上方；第一至第四字线，分别连接于第一至第四存储单元的栅极；以及行解码器112，向第一至第四字线施加电压。行解码器112在向第一存储单元进行写入动作时，向第一字线施加第一编程电压，在向第二存储单元进行写入动作时，向第二字线施加所述第一编程电压，在向第三存储单元进行写入动作时，向第三字线施加第二编程电压，在向第四存储单元进行写入动作时，向第四字线施加所述第二编程电压。第二编程电压比第一编程电压高。 | ||
| 搜索关键词： | 编程电压 存储单元 字线 写入动作 半导体存储装置 施加 行解码器 第二存储单元 字线施加电压 半导体基板 积层 | ||
【主权项】：
1.一种半导体存储装置，其特征在于包括：第1至第6存储单元，依序积层于半导体基板的上方；第1至第6字线，分别与所述第1至第6存储单元的栅极电连接；以及控制电路，向所述第1至第6字线施加电压；且所述控制电路在进行对所述第3存储单元的写入动作时，向所述第1至第6字线的各个分别施加第1至第6电压的各个，所述第2电压高于所述第1电压，所述第3电压高于所述第2电压，所述第4电压低于所述第3电压，所述第5电压低于所述第4电压，所述第6电压高于所述第5电压，所述第1电压低于所述第5电压。
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