[发明专利]一种除三分频器电路有效
| 申请号： | 201910141350.2 | 申请日： | 2015-12-22 |
| 公开（公告）号： | CN109936364B | 公开（公告）日： | 2022-07-22 |
| 发明（设计）人： | 黄冲;朱年勇;高鹏 | 申请（专利权）人： | 华为技术有限公司 |
| 主分类号： | H03L7/18 | 分类号： | H03L7/18 |
| 代理公司： | 暂无信息 | 代理人： | 暂无信息 |
| 地址： | 518129 广东*** | 国省代码： | 广东;44 |
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| 摘要： | 一种除三分频器电路，包括第一延时单元、第二延时单元和第三延时单元，P1、P2和P3，N1、N2和N3，第一延时单元的数据输出端与第二延时单元的数据输入端相连，第二延时单元的数据输出端与第三延时单元的数据输入端相连，第三延时单元的数据输出端与第一延时单元的数据输入端相连；其中，第一延时单元的Q与P1的漏极相连，P1的源极接地，第一延时单元的QB与N1的源极相连，N1的漏极接入电源；第二延时单元的Q与N2的源极相连，N2的漏极接入电源，第二延时单元的QB与P2的源极相连，P2的漏极接地；第三延时单元与第一延时单元连接方式相同。当“除3”分频器进入“死循环”状态时，可以强制电路跳出“死循环”。 | ||
| 搜索关键词： | 一种 分频器 电路 | ||
【主权项】：
1.一种除三分频器电路，其特征在于，包括：第一延时单元的数据输出端与第二延时单元的数据输入端相连，所述第二延时单元的数据输出端与第三延时单元的数据输入端相连，所述第三延时单元的数据输出端与所述第一延时单元的数据输入端相连；所述数据输出端包括第一数据输出端Q和第二数据输出端QB，且Q和QB输出的电平互异；所述第一延时单元的Q与第一PMOS的漏极相连，所述第一PMOS的源极接地，所述第一延时单元的QB与第一NMOS的源极相连，所述第一NMOS的漏极接入电源；所述第二延时单元的Q与第二NMOS的源极相连，所述第二NMOS的漏极接入电源，所述第二延时单元的QB与第二PMOS的源极相连，所述第二PMOS的漏极接地；所述第三延时单元的Q与第三PMOS的漏极相连，所述第三PMOS的源极接地，所述第三延时单元的QB与第三NMOS的源极相连，所述第三NMOS的漏极接入电源；当电路进入死循环状态时，所述第一、第二和第三PMOS以及所述第一、第二和第三NMOS导通。
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