[发明专利]具有双厚度势垒层的高电子迁移率晶体管在审
申请号: | 201910167400.4 | 申请日: | 2019-03-06 |
公开(公告)号: | CN110233104A | 公开(公告)日: | 2019-09-13 |
发明(设计)人: | G.库拉托拉;O.赫贝伦 | 申请(专利权)人: | 英飞凌科技奥地利有限公司 |
主分类号: | H01L21/335 | 分类号: | H01L21/335;H01L29/06;H01L29/778 |
代理公司: | 中国专利代理(香港)有限公司 72001 | 代理人: | 孙鹏;申屠伟进 |
地址: | 奥地利*** | 国省代码: | 奥地利;AT |
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摘要: | 一种形成半导体器件的方法包括提供异质结半导体本体。异质结半导体本体包括第一III‑V型半导体层和形成在第一III‑V型半导体层之上的第二III‑V型半导体层。第二III‑V型半导体层具有与第一III‑V型半导体层不同的带隙,使得第一二维电荷载流子气形成在第一与第二III‑V型半导体层之间的界面处。第二III‑V型半导体层具有较厚区段和较薄区段。第一输入‑输出电极形成在较厚区段上。栅极结构和第二输入‑输出形成在较薄区段上。栅极结构与第二III‑V型半导体层的较厚与较薄区段之间的过渡横向间隔开。 | ||
搜索关键词: | 半导体层 异质结半导体 栅极结构 厚区段 高电子迁移率晶体管 半导体器件 电荷载流子 横向间隔 输出电极 界面处 势垒层 带隙 二维 输出 | ||
【主权项】:
1.一种形成半导体器件的方法,所述方法包括:提供异质结半导体本体,所述异质结半导体本体包括第一III‑V型半导体层和形成在第一III‑V型半导体层之上的第二III‑V型半导体层,第二III‑V型半导体层具有与第一III‑V型半导体层不同的带隙,使得第一二维电荷载流子气形成在第一与第二III‑V型半导体层之间的界面处,其中异质结半导体本体被提供成使得第二III‑V型半导体层包括较厚区段和较薄区段,在第二III‑V型半导体层的较厚区段上形成第一输入‑输出电极,第一输入‑输出电极与第一二维电荷载流子气欧姆接触;在第二III‑V型半导体层的较薄区段上形成第二输入‑输出电极,第二输入‑输出电极与第一二维电荷载流子气欧姆接触;以及在第二III‑V型半导体层的较薄区段上形成栅极结构,栅极结构配置成控制第一与第二输入‑输出电极之间的导电连接,其中栅极结构与第二III‑V型半导体层的较厚与较薄区段之间的过渡横向间隔开。
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H01 基本电气元件
H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造
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