[发明专利]一种基于RISC_V串行FLASH系统架构的高效CPU指令读取法在审
申请号: | 201910223767.3 | 申请日: | 2019-03-22 |
公开(公告)号: | CN110058885A | 公开(公告)日: | 2019-07-26 |
发明(设计)人: | 饶勇;黄勇华;吴海龙;徐桂洪 | 申请(专利权)人: | 威海优微科技有限公司 |
主分类号: | G06F9/30 | 分类号: | G06F9/30 |
代理公司: | 暂无信息 | 代理人: | 暂无信息 |
地址: | 264200 山东省威海市高*** | 国省代码: | 山东;37 |
权利要求书: | 查看更多 | 说明书: | 查看更多 |
摘要: | 本发明公开了CPU指令读取技术,尤其是涉及一种基于RISC_V串行FLASH系统架构的高效CPU指令读取法。该一种基于RISC_V串行FLASH系统架构的高效CPU指令读取法,硬件架构内cache line共16条;每次CPU读取某条地址的指令时,硬件逻辑会在16条Cache line中做地址匹配,当指令地址已经存在于当前的指令缓存中,则直接从SRAM中读取指令;当CPU读取的指令地址不存在于当前的指令缓存中时,逻辑才会发起对FLASH访问命令,并一次性读取一定条数的地址连续的指令并存储到SRAM中,用于替换旧的缓存指令。其有益效果是:降低了企业生产成本,降低了企业的经济损失,给企业正常运营带来极大的便利。 | ||
搜索关键词: | 读取 串行FLASH 系统架构 指令地址 指令缓存 指令 一次性读取 地址连续 地址匹配 读取指令 访问命令 缓存指令 经济损失 企业生产 硬件架构 硬件逻辑 条数 替换 存储 便利 运营 | ||
【主权项】:
1.一种基于RISC_V串行FLASH系统架构的高效CPU指令读取法,其特征是:硬件架构内cache line共16条,cache line使用一块片内SRAM来实现软件指令存储,SRAM的存储空间大小可根据每一条cache line缓存的指令条数以及cache line的条数来决定;每次CPU读取某条地址的指令时,硬件逻辑会在16条Cache line中做地址匹配,当指令地址已经存在于当前的指令缓存中,则直接从SRAM中读取指令;当CPU读取的指令地址不存在于当前的指令缓存中时,逻辑才会发起对FLASH访问命令,并一次性读取一定条数的地址连续的指令并存储到SRAM中,用于替换旧的缓存指令。
下载完整专利技术内容需要扣除积分,VIP会员可以免费下载。
该专利技术资料仅供研究查看技术是否侵权等信息,商用须获得专利权人授权。该专利全部权利属于威海优微科技有限公司,未经威海优微科技有限公司许可,擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作,请联系【客服】
本文链接:http://www.vipzhuanli.com/patent/201910223767.3/,转载请声明来源钻瓜专利网。