[发明专利]存储器验证电路以及验证方法有效
| 申请号： | 201910263759.1 | 申请日： | 2019-04-03 |
| 公开（公告）号： | CN110111833B | 公开（公告）日： | 2021-07-13 |
| 发明（设计）人： | 王林飞;韩郑生;罗家俊;刘海南;邢劼思 | 申请（专利权）人： | 中国科学院微电子研究所 |
| 主分类号： | G11C29/38 | 分类号： | G11C29/38;G11C29/30;G11C29/56 |
| 代理公司： | 北京华沛德权律师事务所 11302 | 代理人： | 房德权 |
| 地址： | 100029 *** | 国省代码： | 北京;11 |
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| 摘要： | 本发明公开了一种存储器验证电路以及验证方法，所述验证电路包括块译码器和两个以上存储模块，每个存储模块包括行译码器、列译码器以及存储阵列，每个存储阵列包括呈阵列排布的存储单元，属于相同存储阵列的存储单元相同，属于不同存储阵列的存储单元不同；块译码器用于对块地址信号进行译码，以选通一个存储模块中的行译码器和列译码器；行译码器用于对行地址信号进行译码，以选通所述行译码器所在存储模块中的存储阵列的一行存储单元；列译码器用于对列地址信号进行译码，以选通所述列译码器所在存储模块中的存储阵列的一列存储单元。本发明提供的存储器验证电路和验证方法，能够提高存储器验证的验证效率、降低存储器验证的验证成本。 | ||
| 搜索关键词： | 存储器 验证 电路 以及 方法 | ||
【主权项】：
1.一种存储器验证电路，其特征在于，包括行译码器、列译码器以及存储阵列，所述存储阵列包括呈阵列排布的存储单元，所述呈阵列排布的存储单元被划分为两个以上存储区域，属于相同存储区域的存储单元相同，属于不同存储区域的存储单元不同；所述行译码器用于对行地址信号进行译码，以选通所述存储阵列的一行存储单元；所述列译码器用于对列地址信号进行译码，以选通所述存储阵列的一列存储单元。
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