[发明专利]一种SRAM输入路径时序测试电路及测试方法

摘要

本发明公开了一种SRAM输入路径时序测试电路及测试方法，该SRAM输入路径时序测试电路包括诱导DFF、诱导逻辑、TDF控制电路、待测SRAM、输入二路选择器MUX、时钟控制模块、EDA工具；TDF控制电路包括监测电路、初始化电路、SRAM读写控制电路、输入MUX切换控制电路和比较电路，SRAM输入侧DFF和SRAM读写控制电路均通过输入二路选择器MUX与SRAM输入端连接，输入MUX切换控制电路与输入二路选择器MUX连接；待测SRAM输入侧DFF和诱导DFF之间设有诱导逻辑，待测SRAM输入侧DFF和诱导DFF串成扫描链scan chain。本发明的SRAM输入路径时序测试电路及方法可以测试SRAM的输入路径input path的TDF，保证芯片的可靠性。

主权项

1.一种SRAM输入路径时序测试电路，其特征在于：包括诱导DFF、TDF控制电路、待测SRAM、输入二路选择器MUX、时钟控制模块、EDA工具；所述TDF控制电路包括初始化电路、监测电路、SRAM读写控制电路、输入MUX切换控制电路和比较电路，所述SRAM输入侧DFF和SRAM读写控制电路均通过输入二路选择器MUX与SRAM输入端连接，所述输入MUX切换控制电路与输入二路选择器MUX连接；所述待测SRAM输入侧DFF和诱导DFF之间设有诱导逻辑，所述待测SRAM输入侧DFF和诱导DFF串成扫描链scan chain，所述诱导逻辑用于使待测SRAM的输入信号出现正常的读写命令，所述监测电路与输入侧DFF连接；所述EDA工具用于产生扫描使能信号Scan enable以及测试pattern，所述时钟控制模块OCC用于产生测试时钟，包括将测试pattern输入扫描链scan chain并将测试结果从扫描链scan chain输出的shift时钟，以及执行时序测试需要的两个function clock pulse；其中，在输入期间，扫描使能信号Scan enable为1，输入结束后，扫描使能信号Scan enable为0，在所述时钟控制模块OCC产生两个连续的function clock pulse后，扫描使能信号Scan enable变为1。