[发明专利]用于多核芯片的集成电路布局配线在审
| 申请号： | 201910329345.4 | 申请日： | 2015-11-10 |
| 公开（公告）号： | CN110263361A | 公开（公告）日： | 2019-09-20 |
| 发明（设计）人： | C·比什特;H·斯克里夫纳三世 | 申请（专利权）人： | 意法半导体公司 |
| 主分类号： | G06F17/50 | 分类号： | G06F17/50;H03K19/0175 |
| 代理公司： | 北京市金杜律师事务所 11256 | 代理人： | 王茂华;张宁 |
| 地址： | 美国得*** | 国省代码： | 美国;US |
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| 摘要： | 一种集成电路片上系统(SOC)包括半导体衬底、由形成于该衬底中的多个晶体管构成的多个部件以及在这些部件之间提供电连接的多条互连线路。无沟道设计的使用消除了在芯片的顶部表面上的互连沟道。反而，互连线路在顶部金属化层内互相抵靠，从而保留了5‑10％的芯片资产。通常沿着在部件之间的互连沟道定位的时钟缓冲器反而位于衬底的包含这些部件的区域内。无沟道集成电路的设计规则准许馈通互连并排除多扇出互连。 | ||
| 搜索关键词： | 互连 沟道 衬底 互连线路 集成电路片上系统 芯片 顶部金属化层 集成电路布局 时钟缓冲器 顶部表面 多核芯片 设计规则 电连接 晶体管 馈通 配线 扇出 集成电路 半导体 准许 保留 资产 | ||
【主权项】：
1.一种方法，包括：根据预定义的分割规则集，将集成电路芯片划分为多个设计单元分区；配置沟道互连层，其具有被设置在分区之间的沟道化互连线，以形成被包含在所述多个设计单元分区内的无沟道互连层；以及在所述多个设计单元分区中的至少一个设计单元分区中形成缓冲器电路。
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