[发明专利]一种全比较的Lockstep处理器架构有效
| 申请号： | 201910385026.5 | 申请日： | 2019-05-09 |
| 公开（公告）号： | CN110147343B | 公开（公告）日： | 2023-08-04 |
| 发明（设计）人： | 周啸;马小博;段小虎;程俊强;刘帅;袁迹 | 申请（专利权）人： | 中国航空工业集团公司西安航空计算技术研究所 |
| 主分类号： | G06F15/163 | 分类号： | G06F15/163;G06F13/42;G06F11/07;G06F11/10 |
| 代理公司： | 中国航空专利中心 11008 | 代理人： | 王世磊 |
| 地址： | 710000 *** | 国省代码： | 陕西;61 |
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| 摘要： | 本发明公开一种全比较的Lockstep处理器架构。该架构包括：总线级别同步的双处理器、处理器总线、挂载有存储器接口、外设接口的局部总线和局部总线接口；局部总线接口通过时序转换实现处理器总线转换为局部总线，以便于局部总线访问内存或者其余外设；其中，同步耦合的内存通过存储器接口访问，耦合的其余外设通过外设接口访问，局部总线由FPGA实现。本发明保证计算机实时的高概率故障检测和隔离，实现高完整性计算，同时能在主要处理器总线以及内存接口等进行简单的错误恢复，实现该架构下的高可用性计算。 | ||
| 搜索关键词： | 一种 比较 lockstep 处理器 架构 | ||
【主权项】：
1.一种全比较的Lockstep处理器架构，其特征在于，包括：总线级别同步的双处理器、处理器总线、挂载有存储器接口、外设接口的局部总线和局部总线接口；局部总线接口通过时序转换实现处理器总线转换为局部总线，以便于局部总线访问内存或者其余外设；其中，同步耦合的内存通过存储器接口访问，耦合的其余外设通过外设接口访问，局部总线由FPGA实现；当处理器总线上出现不同步时，处理器总线的控制信号等待以达到同步，实现双处理器的同步运行；当处理器总线上传输地址或者数据不一致时，确定处理器运算或者外设发生错误，触发中断信号，同时向外发送故障指示信号，隔离故障。
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