[发明专利]可改善时序的集成电路逻辑连接优化方法、系统及介质有效
| 申请号： | 201910405951.X | 申请日： | 2019-05-16 |
| 公开（公告）号： | CN110110463B | 公开（公告）日： | 2023-05-02 |
| 发明（设计）人： | 贾勤;赵振宇;黄鹏程;栾晓琨;彭书涛;唐涛;余金山;吴伟;邹京;蒋剑锋;边少鲜;翟飞雪;李天丽;陈占之 | 申请（专利权）人： | 飞腾信息技术有限公司 |
| 主分类号： | G06F30/327 | 分类号： | G06F30/327 |
| 代理公司： | 湖南兆弘专利事务所(普通合伙) 43008 | 代理人： | 谭武艺 |
| 地址： | 300452 天津市滨海新*** | 国省代码： | 天津;12 |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | 本发明公开了一种可改善时序的集成电路逻辑连接优化方法、系统及介质，本发明的集成电路逻辑连接优化方法包括根据连接关系确定需要优化的各组逻辑单元，记录每一组逻辑单元中固定的逻辑单元a和在后的逻辑单元b之间的接口对应关系以及其中间连接的缓冲器buf和反相器inv的物理坐标；遍历各组这种逻辑单元，针对每一组这种逻辑单元，考虑其距离、相位和扇出将逻辑单元b的输入接口通过不同方式与逻辑单元a的输出接口相连，并将各组逻辑单元的连接方式形成工具可识别的命令逐条输出。本发明能够避免在做完逻辑连接优化后引入新的问题影响时序，能够达到改善时序的目的，能够减少在时序收敛迭代次数、避免在时序收敛过程中浪费大量时间。 | ||
| 搜索关键词： | 改善 时序 集成电路 逻辑 连接 优化 方法 系统 介质 | ||
【主权项】：
1.一种可改善时序的集成电路逻辑连接优化方法，其特征在于实施步骤包括：1）根据连接关系确定需要优化的各组逻辑单元，记录每一组逻辑单元中固定的逻辑单元a和在后的逻辑单元b之间的接口对应关系以及其中间连接的缓冲器buf和反相器inv的物理坐标；2）遍历各组这种逻辑单元，针对每一组这种逻辑单元，考虑其距离、相位和扇出将逻辑单元b的输入接口通过不同方式与逻辑单元a的输出接口相连，并将各组逻辑单元的连接方式形成工具可识别的命令逐条输出。
下载完整专利技术内容需要扣除积分，VIP会员可以免费下载。
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于飞腾信息技术有限公司，未经飞腾信息技术有限公司许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】
本文链接：http://www.vipzhuanli.com/patent/201910405951.X/，转载请声明来源钻瓜专利网。
