[发明专利]半导体器件沟道的制作方法、半导体器件及其制造方法有效
| 申请号： | 201910411962.9 | 申请日： | 2019-05-17 |
| 公开（公告）号： | CN110265358B | 公开（公告）日： | 2021-12-03 |
| 发明（设计）人： | 余自强 | 申请（专利权）人： | 上海新微技术研发中心有限公司 |
| 主分类号： | H01L21/8234 | 分类号： | H01L21/8234;H01L27/088 |
| 代理公司： | 北京成创同维知识产权代理有限公司 11449 | 代理人： | 蔡纯;张靖琳 |
| 地址： | 201899 上海市嘉定区*** | 国省代码： | 上海;31 |
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| 摘要： | 公开了一种半导体器件沟道的制作方法，包括：在半导体衬底上形成第一外延层；分别在所述半导体衬底的第一区域和第二区域对应的所述第一外延层上形成第二外延层和第三外延层，所述第二外延层的高度大于所述第三外延层的高度；在所述第二外延层和所述第三外延层上形成第四外延层；其中，所述第二外延层和所述第三外延层提供晶体管的沟道。本发明提供的半导体器件沟道的制作方法，在衬底的第一区域和第二区域分别形成不同高度的第二外延层和第三外延层，使得半导体器件的Core和IO区域的不同栅极长度的晶体管通道可以同时形成，降低了工艺复杂性。 | ||
| 搜索关键词： | 半导体器件 沟道 制作方法 及其 制造 方法 | ||
【主权项】：
1.一种半导体器件沟道的制作方法，其特征在于，包括：在半导体衬底上形成第一外延层；分别在所述半导体衬底的第一区域和第二区域对应的所述第一外延层上形成第二外延层和第三外延层，所述第二外延层的高度大于所述第三外延层的高度；在所述第二外延层和所述第三外延层上形成第四外延层；在所述第四外延层上形成第一保护层；在所述第一区域和第二区域分别形成第一柱状叠层结构；其中，所述第二外延层和所述第三外延层提供晶体管的沟道。
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H01 基本电气元件
H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
H01L 半导体器件；其他类目中不包括的电固体器件
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H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
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H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
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