[发明专利]均衡存储器件的误码率的方法在审
申请号: | 201910423205.3 | 申请日: | 2019-05-21 |
公开(公告)号: | CN110580926A | 公开(公告)日: | 2019-12-17 |
发明(设计)人: | 吴银珠;金武星;金暎植;李墉焌;李正浩 | 申请(专利权)人: | 三星电子株式会社 |
主分类号: | G11C13/00 | 分类号: | G11C13/00;G11C29/42;G06F11/10 |
代理公司: | 11105 北京市柳沈律师事务所 | 代理人: | 张婧 |
地址: | 韩国*** | 国省代码: | 韩国;KR |
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摘要: | 提供了一种存储器件的误码率均衡方法。当将包括信息数据和所述信息数据的奇偶校验位的码字写入存储器单元阵列时,所述存储器件根据存储器单元的电阻分布特性选择性地执行纠错码(ECC)交织操作。在根据一个示例的ECC交织操作中,包括信息数据的ECC扇区被划分为第一ECC子扇区和第二ECC子扇区,所述第一ECC子扇区被写入具有高误码率(BER)的第一存储区域的存储器单元,并且第二ECC子扇区被写入具有低BER的第二存储区域的存储器单元。 | ||
搜索关键词: | 子扇区 存储器单元 信息数据 写入 存储器件 存储区域 存储器单元阵列 电阻分布特性 奇偶校验位 高误码率 纠错码 误码率 码字 扇区 均衡 | ||
【主权项】:
1.一种电阻型存储器件,包括:/n多个体(bank),每个体包括连接到所述体的多条字线的体行解码器,连接到所述体的多条位线的体列解码器,并且具有布置在多行和多列中的存储器单元的存储器单元体阵列,存储器单元的每行连接到所述字线中的相应一个,并且存储器单元的每列连接到所述位线的相应一个,每个体的存储器单元被组织成多个片,存储器单元中的每一个包括可编程以存储至少一位数据的可变电阻;/n地址寄存器,被配置为提供存储器地址的序列,每个存储器地址包括标识多个体之一的体地址,标识由体地址标识的所述体中的字线位置的行地址和标识连接到由行地址标识的字线的位线的子集的列地址;/n控制电路,被配置为将由所述地址寄存器存储的每个存储器地址的每个行地址和列地址分别提供给由相应存储器地址的体地址标识的体的体行解码器和列解码器;/n其中,对于所述存储器地址的子集的至少每个存储器地址,所述控制电路被配置为修改相应的行地址和相应的列地址中的至少一个,使得以下中的至少一个为真:/n由所述多个体的第一体中的第一行地址标识的第一字线的相对位置不同于由所述多个体的第二体中的第一行地址标识的第二字线的相对位置,以及/n由所述多个体的第一体中的第一列地址标识的第一位线的相对位置不同于由所述多个体的第二体中的第一列地址标识的第二位线的相应相对位置。/n
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