[发明专利]高性能FPGA加法在审
| 申请号： | 201910505586.X | 申请日： | 2019-06-12 |
| 公开（公告）号： | CN110780843A | 公开（公告）日： | 2020-02-11 |
| 发明（设计）人： | M·朗哈默尔;T·M·范德霍克;J·C·克罗麦克扎克;T·钱德勒 | 申请（专利权）人： | 英特尔公司 |
| 主分类号： | G06F7/503 | 分类号： | G06F7/503;H03K19/177;H03K19/173 |
| 代理公司： | 72002 永新专利商标代理有限公司 | 代理人： | 林金朝;王英 |
| 地址： | 美国加*** | 国省代码： | 美国;US |
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| 摘要： | 本公开总体上涉及用于增强在集成电路上实施的加法器的技术。具体而言，由被实施为接收具有第一精度的操作数的加法器执行的算术可以被重新结构化为使得一组子加法器可以对操作数的相应区段执行算术。更具体而言，加法器可被重新结构化为使得该组子加法器中的子加法器可以同时输出生成信号和传播信号，生成信号和传播信号两者可以被路由至前缀网络。前缀网络可以确定相应的进位位，所述进位位可以进位到重新结构化加法器的后续子加法器中和/或选择所述后续加法器处的总和。结果，集成电路可以受益于实施加法所涉及的提高的效率、减少的等待时间和减少的资源消耗(例如，面积和/或电力)，这可以改善集成电路上的诸如加密或机器学习的运算。 | ||
| 搜索关键词： | 加法器 进位 集成电路 传播信号 操作数 算术 后续加法器 机器学习 生成信号 输出生成 资源消耗 结构化 面积和 路由 加法 加密 运算 网络 中和 | ||
【主权项】：
1.集成器件上的加法器电路，所述加法器电路包括：/n被配置为接收第一输入和第二输入的输入电路；/n通信耦合至所述输入电路的第一算术逻辑电路，其中，所述第一算术逻辑电路被配置为：/n确定所述第一输入的第一位与所述第二输入的第一位的第一总和；并且/n至少部分地基于所述第一总和确定传播信号和生成信号；以及/n通信耦合至所述第一算术逻辑电路的输出电路，其中，所述输出电路被配置为同时输出所述生成信号、所述传播信号和所述第一总和。/n
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