[发明专利]一种支撑存储内计算的存储系统及计算方法有效
| 申请号： | 201910536811.6 | 申请日： | 2019-06-20 |
| 公开（公告）号： | CN110364203B | 公开（公告）日： | 2021-01-05 |
| 发明（设计）人： | 梁诗悦;陈润浩;曹天麟;虞志益 | 申请（专利权）人： | 中山大学 |
| 主分类号： | G11C11/4091 | 分类号： | G11C11/4091;G11C11/4094 |
| 代理公司： | 广州嘉权专利商标事务所有限公司 44205 | 代理人： | 黎扬鹏 |
| 地址： | 510275 广东*** | 国省代码： | 广东;44 |
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| 摘要： | 本发明公开了一种支撑存储内计算的存储系统及计算方法，其中系统包括SRAM阵列和m个计算模块，所述SRAM阵列包括行地址译码模块和n行m列的SRAM存储单元，所述行地址译码模块包括两组译码器，各所述计算模块包括相互连接的布尔逻辑计算单元和全加计算单元，每列SRAM存储单元通过两条读位线与布尔逻辑计算单元连接，所述布尔逻辑计算单元和全加计算单元连接，各所述全加计算单元依次连接。本发明能同时读取两条读字线上的数据后，进行布尔运算和全加计算，实现存储内计算的功能，减少CPU和存储器之间的数据传输，降低访存的时间开销，从而大大提高运算速度，削减存储墙和功耗墙效应，可广泛应用于集成电路技术领域。 | ||
| 搜索关键词： | 一种 支撑 存储 计算 存储系统 计算方法 | ||
【主权项】：
1.一种支撑存储内计算的存储系统，其特征在于，包括SRAM阵列和m个计算模块，所述SRAM阵列包括行地址译码模块和n行m列的SRAM存储单元，所述行地址译码模块包括两组译码器，各所述计算模块包括相互连接的布尔逻辑计算单元和全加计算单元，每列SRAM存储单元通过两条读位线与布尔逻辑计算单元连接，所述布尔逻辑计算单元和全加计算单元连接，各所述全加计算单元依次连接；所述SRAM阵列在进行读操作时，同时读取两条读字线上的SRAM单元存储的存储数据，所述布尔逻辑计算单元对存储数据进行布尔运算，所述全加计算单元对存储数据进行按位全加计算。
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