[发明专利]具有本地分别同步的内存模块

摘要

一种在具有内存控制器的内存系统中运行的内存模块。该内存模块包括用于接收从内存控制器来的命令信号和输出模块C/A信号和数据缓存控制信号。向组织成组的内存设备提供模块C/A信号，每组包括至少一个内存设备，然而向多个缓存电路提供数据缓存控制信号以控制缓存电路中的数据，每个缓存电路对应一个相应组的内存设备。多个缓存电路分布于该内存模块的一个表面，从而每个数据缓存控制信号在不同时间点达到多个缓存电路。该多个缓存电路包括时钟重新生成电路来重新生成模块控制设备收到的时钟信号和提供重新生成的时钟信号给相应组的内存设备。

主权项

1.一种内存模块，被配置为通过N x n比特宽度的内存总线与一内存控制器连接，所述内存总线包括一组控制信号线和N组n比特宽度的数据/选通信号线，其中，N和n为大于1的整数，包括：控制电路，用于通过所述控制信号线来接收来自所述内存控制器的输入地址/控制(C/A)信号和系统时钟(MCK)，所述控制电路还用于响应所述系统时钟和输入C/A信号而输出模块时钟信号(CK)、模块C/A信号和数据缓存控制信号；N个数据缓存，每个数据缓存被配置为接收来自模块控制电路的模块时钟信号和数据缓存控制信号，所述N个数据缓存中的每个数据缓存被配置为操作性地耦接到相应的一组n比特宽度的数据/选通信号线，所述每个数据缓存包括数据路径以及响应所述数据缓存控制信号来控制所述数据路径的逻辑，所述数据路径中的至少一个包括受所述逻辑控制的可编程延迟电路，所述每个数据缓存还被配置为响应所述模块时钟信号来产生相应的本地时钟信号，所述相应的本地时钟信号与所述模块时钟信号锁相并具有相对于所述模块时钟信号的相应可编程延迟；以及内存设备，包括对应于所述N个数据缓存中相应数据缓存的N组内存设备，所述N组内存设备中相应一组耦接到对应的数据缓存并被配置为接收来自所述控制电路的模块C/A信号和来自所述对应的数据缓存的相应的本地时钟信号，所述N组内存设备中的每一组还被配置为响应所述模块C/A信号和所述相应的本地时钟信号、通过所述对应的数据缓存中的数据路径来与所述内存控制器进行数据和数据选通信号的通信。