[发明专利]一种具有自偏置PMOS的分离栅TIGBT及其制作方法有效
| 申请号： | 201910777480.5 | 申请日： | 2019-08-22 |
| 公开（公告）号： | CN110473905B | 公开（公告）日： | 2020-09-15 |
| 发明（设计）人： | 张金平;王康;赵阳;刘竞秀;李泽宏;张波 | 申请（专利权）人： | 电子科技大学 |
| 主分类号： | H01L29/06 | 分类号： | H01L29/06;H01L21/331;H01L29/739 |
| 代理公司： | 成都点睛专利代理事务所(普通合伙) 51232 | 代理人： | 孙一峰 |
| 地址： | 611731 四川省*** | 国省代码： | 四川;51 |
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| 摘要： |
本发明属于功率半导体器件技术领域，涉及一种具有自偏置PMOS的分离栅TIGBT及其制作方法。本发明通过在传统的TIGBT基础上引入PMOS结构，在不减小沟道密度的情形下，有效的改善器件正向导通时的饱和电流，提高了器件的短路安全工作能力，同时PMOS结构提供的额外电流泄放通路加速了器件在阻断状态抽取空穴的速度，因此提高了器件的开关速度，减小了器件的开关损耗。同时，对于具有N型电荷存储层的TIGBT，P型埋层能够屏蔽N型电荷存储层对器件击穿特性的影响，因此可以提高N型电荷存储层的掺杂浓度进一步的改善器件正向导通时载流子分布，提高漂移区的电导调制能力，进一步的改善了器件正向导通压降V |
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| 搜索关键词： | 一种 具有 偏置 pmos 分离 tigbt 及其 制作方法 | ||
【主权项】：
1.一种具有自偏置PMOS的分离栅TIGBT，包括：背面集电极金属(1)、位于背部集电极金属(1)之上的P型集电区(2)、位于P型集电区(2)之上的N型场阻止层(3)和位于N型场阻止层(3)之上的N-漂移区(4)；N-漂移区(4)上层具有分别具有P型埋层(5)和有P型基区(13)，且P型埋层(5)的结深大于P型基区(13)的结深；所述P型基区(13)上表面具有并列设置的N+发射区(11)及P+发射区(12)；其特征在于，所述P型埋层(5)的上表面具有N型掺杂层(6)，N型掺杂层(6)上表面具有P型掺杂层(7)；在N型掺杂层(6)、P型掺杂层(7)与N+发射区(11)、P型基区(13)之间具有沟槽栅结构，沟槽栅结构还延伸入P型埋层(5)中；沟槽结构包括分离栅电极(91)、分离栅介质层(101)、栅电极(92)、栅介质层(102)和多晶硅隔离介质层(103)；分离栅电极(91)和栅电极(92)并列设置在沟槽中，通过多晶硅隔离介质层(103)隔离；分离栅电极(91)与P型埋层(5)、N型掺杂层(6)和P型掺杂层(7)通过分离栅介质层(101)隔离；栅电极(92)通过栅介质层(102)与N+发射区(11)、P型基区(13)隔离；在P型掺杂层(7)、沟槽栅结构、N+发射区(11)和P+发射区(12)上表面覆盖有发射极金属(8)，栅电极(92)、栅介质层(102)和多晶硅隔离介质层(103)通过介质层(104)与发射极金属(8)隔离；/n所述分离栅电极(91)的结深与栅电极(92)的结深相等；所述栅电极(92)的结深大于P型基区(13)的结深小于P型埋层(5)的结深；所述分离栅电极(91)与发射极金属(1)等电位。/n
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