[发明专利]一种带扫描结构的无毛刺TSPC型D触发器及处理器

摘要

本发明公开了一种带扫描结构的无毛刺TSPC型D触发器及处理器，其中带扫描结构的无毛刺TSPC型D触发器包括使能电路、第一级反相逻辑、第二级反相逻辑、第三级反相、第四级反相逻辑，且使能电路、第一级反相逻辑、第二级反相逻辑、第三级反相、第四级反相逻辑依次相连。本发明通过第一、第二反相逻辑来抑制毛刺的产生，克服了经典TSPC型D触发器因第二级反相逻辑在时钟信号周期翻转过程中引入毛刺的缺陷，且该触发器的建立时间(setup)与保持时间(hold)基本保持不变，且通过增加第四级反相器用于增强输出信号的驱动能力，其内部数据延迟较普通D触发器小，更加适合于高性能集成电路设计，可应用于高性能CPU、高端芯片、超级计算等。

主权项

1.一种带扫描结构的无毛刺TSPC型D触发器，其特征在于包括：/n使能电路，用于生成第一级反相逻辑所需的使能信号SE及其互补信号SEN；/n第一级反相逻辑，用于在使能信号的控制下根据外部输入的扫描信号SI、数据输入D、时钟信号CP得到输出信号ml_a；第一级反相逻辑包括第一下拉网络和受时钟信号CP开关控制的第一上拉网络，第一上拉网络的输出信号通过受时钟信号CP控制的开关与第一下拉网络的输出信号ml_a相连，第一上拉网络包括并联的受使能信号SE控制的数据输入D支路、受互补信号SEN控制的扫描信号SI支路，第一下拉网络包括并联的受互补信号SEN控制的数据输入D支路、受使能信号SE控制的扫描信号SI支路；/n第二级反相逻辑，用于根据信号ml_a、时钟信号CP执行第二级反相得到输出信号sl_b；第二级反相逻辑包括受时钟信号CP选通的第二上拉网络和第二下拉网络，第二上拉网络在输出信号ml_a为高电平时保持输出信号sl_b、在输出信号ml_a为低电平时将输出信号sl_b上拉高电平，第二下拉网络在输出信号ml_a为低电平时保持输出信号sl_b、在输出信号ml_a为高电平时将输出信号sl_b下拉低电平；/n第三级反相逻辑，用于根据信号sl_b、时钟信号CP执行第三级反相得到信号sl_a；第三级反相逻辑包括受时钟信号CP选通的第三上拉网络和第三下拉网络，第三上拉网络在输出信号sl_b为高电平时保持输出信号sl_a、在输出信号sl_b为低电平时将输出信号sl_a上拉高电平，第三下拉网络在输出信号sl_b为低电平时保持输出信号sl_a、在输出信号sl_b为高电平时将输出信号sl_a下拉低电平；/n第四级反相逻辑，用于将信号sl_a执行反相输出到本触发器的输出端Q；/n所述使能电路、第一级反相逻辑、第二级反相逻辑、第三级反相、第四级反相逻辑依次相连。/n