[发明专利]一种基于SRAM的并行乘加装置

摘要

本发明属于集成电路技术领域，具体涉及一种基于SRAM的并行乘加装置。本发明的方装置包括控制器、移位寄存器、SRAM存内计算模块和放大输出模块；所述控制器用于对移位寄存器和SRAM存内计算模块进行逻辑控制；所述移位寄存器具有移位功能，并用于接收第一操作数，移位寄存器输出第一操作数到SRAM存内计算模块；所述SRAM存内计算模块接收移位寄存器输入的第一操作数和外部输入的第二操作数，在控制器控制下对第一操作数和第二操作数进行并行乘法加运算，SRAM存内计算模块的输出接放大输出模块的输入；放大输出模块将SRAM存内计算模块的计算结果进行信号放大并做幅度调整后输出。本发明的极大地提高了并行乘加运算速度、节约了运算操作数的存储空间。

主权项

1.一种基于SRAM的并行乘加装置，包括控制器、移位寄存器、SRAM存内计算模块和放大输出模块；所述控制器用于对移位寄存器和SRAM存内计算模块进行逻辑控制；所述移位寄存器具有移位功能，并用于接收第一操作数，移位寄存器输出第一操作数到SRAM存内计算模块；所述SRAM存内计算模块接收移位寄存器输入的第一操作数和外部输入的第二操作数，在控制器控制下对第一操作数和第二操作数进行并行乘法加运算，SRAM存内计算模块的输出接放大输出模块的输入；放大输出模块将SRAM存内计算模块的计算结果进行信号放大并做幅度调整后输出；/n其特征在于，所述SRAM存内计算模块包括多个并列的计算单元，每个计算单元包括正矩阵存算模块、负矩阵存算模块和减法模块；所述正矩阵存算模块和负矩阵存算模块的输入包括第一操作数、第二操作数和控制器的控制指令，正矩阵存算模块和负矩阵存算模块的输出分别作为减法模块的两个输入，减法模块的输出为SRAM存内计算模块的输出；/n所述正矩阵存算模块包括第一运算放大器和多个并列的计算子单元，每个计算子单元包括输入及反相输入模块、SRAM模块阵列和第二运算放大器，每一个输入及反相输入模块的输入为第一操作数中的一位数据，即第一操作数按位依次输入到多个计算子单元中，输入及反相输入模块用于输出输入数据的同相数据BL及输入数据的反相数据BLB；所述SRAM模块阵列包括多个SRAM，每个SARM连接输入及反相输入模块的输出，SARM还连接控制器输出的写使能信号WL和运算使能信号RWL，将所有计算子单元中的SRAM按顺序从1到n编号，对应的将写使能信号WL按顺序从WL1到WLn编号，运算使能信号RWL按顺序从RWL1到RWLn编号，编号为WL1的写使能信号和编号为RWL1的运算使能信号控制所有编号为1的SRAM，其他编号依次类推；计算子单元中的所有SARM的输出接第二运算放大器的反相输入端，第二运算放大器的正向输入端通过一个电阻后接地，第二运算放大器的输出通过一个电阻后接第一运算放大器的反相输入端，第二运算放大器的输出还通过一个反馈电阻后接其反相输入端；第一运算放大器的正向输入端通过一个电阻后接地，第一运算放大器通过一个反馈电阻后接其反相输入端，第一运算放大器的输出端为正矩阵存算模块的输出端；/n所述SRAM采用8个MOSFET构建且能存储一位数据，将8个MOSFET依次编号为M1-M8，第一PMOS管M1和第一NMOS管M2组成的CMOS反相器与第二PMOS管M3和第二NMOS管M4组成的CMOS反相器首尾相连，此结构用于存储一位数据Q，即并行乘加运算的第一操作数中的一位数据；在两个反相器的输出端分别连接第三NMOS管M5的漏端、第四NMOS管M6的漏端，第三NMOS管M5的源端连接BL，第四NMOS管M6的源端连接BLB，在存储数据时将第三NMOS管M5、第四NMOS管M6通过写使能信号WL开启，第五NMOS管M7和第六NMOS管M8构成运算部分，其中第五NMOS管M7的栅极连接并行乘加运算的第一操作数Q，其漏极连接并行乘加运算的第二操作数，其源极连接第六NMOS管M8的漏极，第六NMOS管M8的栅极由运算使能信号RWL控制，并行乘加运算的结果以电流的形式流出第六NMOS管M8的源端，即第六NMOS管M8的源端为SARM的输出；/n第六NMOS管M8的源端的输出为电流信号，第二运算放大器、第一运算放大器及外围电阻构建了电流转电压电路和电压相加电路，第六NMOS管M8的源端流出的电流通过电流转电压电路后再经过电压加法电路相加，相加得到的电压传输给减法模块；/n所述负矩阵存算模块的结构与正矩阵存算模块相同，区别在于其存储数据的功能不同，正矩阵存算模块的存储数据为并行乘加运算的第一操作数中的正值的绝对值，负矩阵存算模块的存储数据为并行乘加运算的第一操作数中的负值的绝对值；/n所述减法模块是由第三运算放大器及外围电阻而成，其功能是将正矩阵存算模块的结果减去负矩阵存算模块的结果；减法模块的输出为乘加结果，并输入到放大输出模块。/n