[发明专利]3D存储器件及其制造方法在审
| 申请号： | 201911009853.0 | 申请日： | 2019-10-23 |
| 公开（公告）号： | CN110649032A | 公开（公告）日： | 2020-01-03 |
| 发明（设计）人： | 刘思敏;杨川;严龙翔;吴智鹏;许波;彭爽爽;谢柳群;殷姿;刘力恒 | 申请（专利权）人： | 长江存储科技有限责任公司 |
| 主分类号： | H01L27/11563 | 分类号： | H01L27/11563;H01L27/11578;H01L27/11568 |
| 代理公司： | 11449 北京成创同维知识产权代理有限公司 | 代理人： | 蔡纯 |
| 地址： | 430074 湖北省武汉市洪山区东*** | 国省代码： | 湖北;42 |
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| 摘要： | 本申请公开了一种3D存储器件及其制造方法。该3D存储器件包括：衬底；栅叠层结构，位于所述衬底上方，包括交替堆叠的多个栅极导体和多个层间绝缘层；多个沟道柱和多个通道孔，贯穿所述栅叠层结构；掺杂区，位于所述通道孔底部且形成于所述衬底内；第一导电层，覆盖所述通道孔的内壁并与所述掺杂区接触；以及芯部，位于所述通道孔内部以及所述掺杂区的上方，其中，所述芯部为掺杂了一定浓度杂质原子的掺杂多晶硅，调节所述杂质原子的掺杂浓度以实现对所述3D存储器件的表面翘曲程度的连续调节。通过改变3D存储器件的栅线缝隙中芯部掺杂的杂质原子的掺杂浓度来连续调节晶圆在X方向或Y方向的翘曲程度，解决晶圆翘曲的问题。 | ||
| 搜索关键词： | 存储器件 通道孔 掺杂区 衬底 栅叠层结构 掺杂 连续调节 杂质原子 芯部 层间绝缘层 掺杂多晶硅 第一导电层 表面翘曲 交替堆叠 晶圆翘曲 浓度杂质 栅极导体 掺杂的 中芯部 沟道 晶圆 内壁 翘曲 栅线 贯穿 覆盖 申请 制造 | ||
【主权项】：
1.一种3D存储器件，包括：/n衬底；/n栅叠层结构，位于所述衬底上方，包括交替堆叠的多个栅极导体和多个层间绝缘层；/n多个沟道柱和多个通道孔，贯穿所述栅叠层结构；/n掺杂区，位于所述通道孔底部且形成于所述衬底内；/n第一导电层，覆盖所述通道孔的内壁并与所述掺杂区接触；以及/n芯部，位于所述通道孔内部以及所述掺杂区的上方，/n其中，所述芯部为掺杂了一定浓度杂质原子的掺杂多晶硅，调节所述杂质原子的掺杂浓度以实现对所述3D存储器件的表面翘曲程度的连续调节。/n
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H01 基本电气元件
H01L 半导体器件；其他类目中不包括的电固体器件
H01L27-00 由在一个共用衬底内或其上形成的多个半导体或其他固态组件组成的器件
H01L27-01 .只包括有在一公共绝缘衬底上形成的无源薄膜或厚膜元件的器件
H01L27-02 .包括有专门适用于整流、振荡、放大或切换的半导体组件并且至少有一个电位跃变势垒或者表面势垒的；包括至少有一个跃变势垒或者表面势垒的无源集成电路单元的
H01L27-14 . 包括有对红外辐射、光、较短波长的电磁辐射或者微粒子辐射并且专门适用于把这样的辐射能转换为电能的，或适用于通过这样的辐射控制电能的半导体组件的
H01L27-15 .包括专门适用于光发射并且包括至少有一个电位跃变势垒或者表面势垒的半导体组件
H01L27-16 .包括含有或不含有不同材料结点的热电元件的；包括有热磁组件的
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