[发明专利]用于提高SoC设计中测试覆盖率的方法及测试电路在审
| 申请号： | 201911022790.2 | 申请日： | 2019-10-25 |
| 公开（公告）号： | CN110736919A | 公开（公告）日： | 2020-01-31 |
| 发明（设计）人： | 王宏伟;张鹏;段霆;李湘锦 | 申请（专利权）人： | 深圳忆联信息系统有限公司 |
| 主分类号： | G01R31/316 | 分类号： | G01R31/316 |
| 代理公司： | 44242 深圳市精英专利事务所 | 代理人： | 刘萍 |
| 地址： | 518067 广东省深圳市南山区*** | 国省代码： | 广东;44 |
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| 摘要： | 本申请涉及一种用于提高SoC设计中测试覆盖率的方法及测试电路，其中该测试电路包括：模拟模块；多个漏型逻辑模块，多个漏型逻辑模块的输出端与模拟模块的输入端电连接；异或模块，异或模块分别与多个漏型逻辑模块的输出端电连接；DFF电路，DFF电路的输入端与异或模块的输出端电连接；多个MUX电路，多个MUX电路的B端分别与DFF电路的输出端电连接，多个MUX电路的A端分别与模拟模块的输出端电连接；多个源型逻辑模块，多个源型逻辑模块分别与多个MUX电路的输出端电连接。本发明实现了提高测试覆盖率、提高测试效率，并达到了降低芯片量产的成本，提高产品的市场竞争力的目的。 | ||
| 搜索关键词： | 输出端电连接 电路 逻辑模块 模拟模块 异或 测试覆盖率 测试电路 源型 输入端电连接 市场竞争力 测试效率 输出端 输入端 量产 芯片 申请 | ||
【主权项】：
1.一种用于提高SoC设计中测试覆盖率的测试电路，其特征在于，所述测试电路包括：/n模拟模块，所述模拟模块包括多个输入端和多个输出端；/n多个漏型逻辑模块，所述多个漏型逻辑模块的输出端与所述模拟模块的输入端电连接；/n异或模块，所述异或模块分别与所述多个漏型逻辑模块的输出端电连接用于对所述多个漏型逻辑模块的输出信号做异或处理；/nDFF电路，所述DFF电路的输入端与所述异或模块的输出端电连接用于把潜在的长时序路径打断；/n多个MUX电路，所述多个MUX电路的B端分别与所述DFF电路的输出端电连接，所述多个MUX电路的A端分别与所述模拟模块的输出端电连接；/n多个源型逻辑模块，所述多个源型逻辑模块分别与所述多个MUX电路的输出端电连接。/n
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