[实用新型]延迟电路和包括该延迟电路的半导体装置有效
| 申请号： | 201920713086.0 | 申请日： | 2019-05-17 |
| 公开（公告）号： | CN209897029U | 公开（公告）日： | 2020-01-03 |
| 发明（设计）人： | 张玺;徐青;王麟;谢庆国 | 申请（专利权）人： | 湖北京邦科技有限公司 |
| 主分类号： | H03L7/087 | 分类号： | H03L7/087;H03L7/08 |
| 代理公司： | 暂无信息 | 代理人： | 暂无信息 |
| 地址： | 436044 湖北省鄂州市梧桐湖新*** | 国省代码： | 湖北;42 |
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| 摘要： | 本实用新型公开了延迟电路和包括该延迟电路的半导体装置。该延迟电路包括：第一延迟锁定环，其包括与时钟信号输入端连接的且由第一组延迟单元构成的第一延迟链；以及第二延迟锁定环，其包括与时钟信号输入端连接的且由相互连接的第二组延迟单元和第三组延迟单元构成的第二延迟链，其中，第一组延迟单元输出的第一延迟信号的第一延迟时间、第二组延迟单元输出的第二延迟信号的第二延迟时间以及第三组延迟单元输出的第三延迟信号的第三延迟时间各不相同，并且第一延迟时间大于第三延迟时间。通过本实用新型提供的技术方案，可以减小不同延迟锁定环所输出的延迟信号之间的延迟时间差。 | ||
| 搜索关键词： | 组延迟 延迟信号 延迟 延迟锁定环 延迟电路 输出 时钟信号输入端 本实用新型 延迟链 半导体装置 延迟时间差 减小 | ||
【主权项】：
1.一种延迟电路，其特征在于，所述延迟电路包括：/n第一延迟锁定环，其包括与时钟信号输入端连接的且由第一组延迟单元构成的第一延迟链；以及/n第二延迟锁定环，其包括与所述时钟信号输入端连接的且由相互连接的第二组延迟单元和第三组延迟单元构成的第二延迟链，/n其中，所述第一组延迟单元输出的第一延迟信号的第一延迟时间、所述第二组延迟单元输出的第二延迟信号的第二延迟时间以及所述第三组延迟单元输出的第三延迟信号的第三延迟时间各不相同，并且所述第一延迟时间大于所述第三延迟时间。/n
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