[实用新型]一种TS流IP封装包接收解析系统有效
| 申请号： | 201920792110.4 | 申请日： | 2019-05-29 |
| 公开（公告）号： | CN209659345U | 公开（公告）日： | 2019-11-19 |
| 发明（设计）人： | 杨军;刘平;魏晋静;樊康铃;卢剑平;张建新;肖佳琳;刘学芹;郑茂 | 申请（专利权）人： | 四川九州电子科技股份有限公司 |
| 主分类号： | H04L29/06 | 分类号： | H04L29/06;H04L29/12 |
| 代理公司： | 51213 四川省成都市天策商标专利事务所 | 代理人： | 刘兴亮<国际申请>=<国际公布>=<进入 |
| 地址： | 621000 四川*** | 国省代码： | 四川;51 |
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| 摘要： | 本实用新型公开了一种TS流IP封装包接收解析系统,包括互相连接的FPGA和以太网PHY芯片，所述以太网PHY芯片的输入端与千兆网口连接，用于将接收的TS流IP封装包送至所述FPGA，所述FPGA包括依次通信连接的MAC模块、IP/UDP/RTP解析模块和TS缓存控制模块，FPGA还包括时钟管理模块和ARP模块，所述时钟管理模块用于控制所述TS缓冲控制模块、IP/UDP/RTP解析模块、MAC模块和ARP模块的时钟信号，所述ARP模块与MAC模块通信连接。本实用新型采用FPGA纯硬件方式，具有稳定性高、成本低、移植灵活等特点。 | ||
| 搜索关键词： | 以太网PHY芯片 时钟管理模块 本实用新型 解析模块 通信连接 缓冲控制模块 缓存控制模块 互相连接 解析系统 千兆网口 时钟信号 包接收 纯硬件 输入端 移植 灵活 | ||
【主权项】：
1.一种TS流IP封装包接收解析系统，其特征在于，包括互相连接的FPGA和以太网PHY芯片，所述以太网PHY芯片的输入端与千兆网口连接，用于将接收的TS流IP封装包送至所述FPGA，所述FPGA包括依次通信连接的MAC模块、IP/UDP/RTP解析模块和TS缓存控制模块，FPGA还包括时钟管理模块和ARP模块，所述时钟管理模块用于控制所述TS缓冲控制模块、IP/UDP/RTP解析模块、MAC模块和ARP模块的时钟信号，所述ARP模块与MAC模块通信连接。/n
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