[实用新型]集成电路和电路有效
| 申请号： | 201920995898.9 | 申请日： | 2019-06-28 |
| 公开（公告）号： | CN210137307U | 公开（公告）日： | 2020-03-10 |
| 发明（设计）人： | Y·若利;V·比内 | 申请（专利权）人： | 意法半导体(鲁塞)公司 |
| 主分类号： | H03K5/24 | 分类号： | H03K5/24 |
| 代理公司： | 北京市金杜律师事务所 11256 | 代理人： | 王茂华;张昊 |
| 地址： | 法国*** | 国省代码： | 暂无信息 |
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| 摘要： | 本公开涉及比较器中折叠共源共栅级的输出的集成电路和电路。例如，一种比较器，包括具有正和负输出的折叠共源共栅级。折叠共源共栅级包括：共模电压调节电路，包括分别位于每个输出与共模节点之间的电阻元件。补偿电路被配置为调节输出上的电压之间的差，并且被配置为在两个电阻元件中生成恒定且连续的补偿电流。滞后电路被配置为偏移输出上的电压，并且在两个电阻元件中生成滞后电流。 | ||
| 搜索关键词： | 集成电路 电路 | ||
【主权项】：
暂无信息
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