[发明专利]一种FPGA芯片内各模块之间的布线拥塞优化方法在审
| 申请号： | 202011629008.6 | 申请日： | 2020-12-30 |
| 公开（公告）号： | CN112651208A | 公开（公告）日： | 2021-04-13 |
| 发明（设计）人： | 陈永;邬刚 | 申请（专利权）人： | 杭州加速科技有限公司 |
| 主分类号： | G06F30/394 | 分类号： | G06F30/394 |
| 代理公司： | 深圳智趣知识产权代理事务所(普通合伙) 44486 | 代理人： | 王策 |
| 地址： | 311121 浙江省杭州市市余杭*** | 国省代码： | 浙江;33 |
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| 摘要： | 本发明公开了一种FPGA芯片内各模块之间的布线拥塞优化方法，包括步骤S1：通过EDA综合工具对FPGA芯片内部若干个电路模块进行预布线，并获取预布线结果；步骤S2：对预布线结果进行数据分析，获取电路模块间布线是否存在拥塞问题，并统计存在布线拥塞的模块；步骤S3：在存在布线拥塞的电路模块间插入布线优化模块，然后重新进行综合布局布线，通过此方法的实施，解决了FPGA芯片内布线拥塞问题。 | ||
| 搜索关键词： | 一种 fpga 芯片 模块 之间 布线 拥塞 优化 方法 | ||
【主权项】：
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