[发明专利]用于3D X-Point存储器以改善编程并增大阵列尺寸的具有减小的WL和BL电阻的新单元堆叠层在审
| 申请号： | 202080001996.1 | 申请日： | 2020-08-11 |
| 公开（公告）号： | CN112106202A | 公开（公告）日： | 2020-12-18 |
| 发明（设计）人： | 刘峻 | 申请（专利权）人： | 长江先进存储产业创新中心有限责任公司 |
| 主分类号： | H01L27/24 | 分类号： | H01L27/24;H01L23/532;H01L45/00 |
| 代理公司： | 北京永新同创知识产权代理有限公司 11376 | 代理人： | 林锦辉;刘景峰 |
| 地址： | 430223 湖北省武汉市东湖新技术开发区*** | 国省代码： | 湖北;42 |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | 用于3D X‑Point存储器的具有减小的写入线(WL)和位线(BL)电阻的单元堆叠层改善了编程并增大了阵列尺寸。BL和WL通过钴(Co)、铑(Rh)、钌(Ru)自对准或具有覆盖控制要求的镶嵌工艺形成。在一个实施例中，首先在衬底中形成Co BL。然后沉积Co/C/OTS/C/PCM/C/Nit堆叠层。随后，穿过堆叠层蚀刻Co WL以形成交叉点存储单元，或者在单次镶嵌中形成Co替换栅极。发现由Co、Rh、Ru形成的WL和BL比使用诸如钨(W)或铜(Cu)的现有材料对于缩放更加友好。由于较薄的金属或消除了金属蚀刻，有效减小了单元堆叠层高度和深宽比。因此，与使用W相比，WL和BL使用减小的电压。子阵列或瓦片尺寸相应地增大以提高阵列效率。 | ||
| 搜索关键词： | 用于 point 存储器 改善 编程 增大 阵列 尺寸 具有 减小 wl bl 电阻 单元 堆叠 | ||
【主权项】：
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H01 基本电气元件
H01L 半导体器件；其他类目中不包括的电固体器件
H01L27-00 由在一个共用衬底内或其上形成的多个半导体或其他固态组件组成的器件
H01L27-01 .只包括有在一公共绝缘衬底上形成的无源薄膜或厚膜元件的器件
H01L27-02 .包括有专门适用于整流、振荡、放大或切换的半导体组件并且至少有一个电位跃变势垒或者表面势垒的；包括至少有一个跃变势垒或者表面势垒的无源集成电路单元的
H01L27-14 . 包括有对红外辐射、光、较短波长的电磁辐射或者微粒子辐射并且专门适用于把这样的辐射能转换为电能的，或适用于通过这样的辐射控制电能的半导体组件的
H01L27-15 .包括专门适用于光发射并且包括至少有一个电位跃变势垒或者表面势垒的半导体组件
H01L27-16 .包括含有或不含有不同材料结点的热电元件的；包括有热磁组件的
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