[发明专利]一种降低JFET区和积累区电阻的VDMOS结构及方法在审
| 申请号： | 202110033959.5 | 申请日： | 2021-01-12 |
| 公开（公告）号： | CN112614894A | 公开（公告）日： | 2021-04-06 |
| 发明（设计）人： | 王丕龙;秦鹏海;张永利;王新强;刘文 | 申请（专利权）人： | 深圳佳恩功率半导体有限公司 |
| 主分类号： | H01L29/78 | 分类号： | H01L29/78;H01L29/06;H01L21/336 |
| 代理公司： | 武汉聚信汇智知识产权代理有限公司 42258 | 代理人： | 刘丹 |
| 地址： | 518000 广东省深圳市宝安区西*** | 国省代码： | 广东;44 |
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| 摘要： | 本发明提供了一种降低JFET区和积累区电阻的VDMOS结构及方法，属于VDMOS器件技术领域，该一种降低JFET区和积累区电阻的VDMOS结构包括N+衬底：所述N+衬底的上表面设置有N漂移区，所述N漂移区的内部呈等间距设置有多个P形基区，相邻的所述P形基区之间通过所述N漂移区将多个所述P形基区隔离，相邻的所述P形基区之间设置有栅极氧化层，所述栅极氧化层的下表面且位于相邻的所述P形基区的边缘延伸至所述P形基区的内部，所述栅极氧化层的上表面设置有多硅晶栅极，且多硅晶栅极的中部断开，以形成有多晶硅栅注入窗口，由此可降低N漂移区和N+衬底的电阻率，较低的N漂移区和N+衬底的电阻率在其导通状态时，具有更小的导通电阻，降低导通损耗。 | ||
| 搜索关键词： | 一种 降低 jfet 积累 电阻 vdmos 结构 方法 | ||
【主权项】：
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