[实用新型]高压集成电路及半导体电路

摘要

本实用新型涉及一种高压集成电路及半导体电路，通过在P型衬底上设置有N外延层，N外延层包括N型高压区；N型高压区内设置有第一N+区；P型衬底内设置有第二N+区和P+区；HVJT终结端设置在N外延层上；HVNMOS管包括多晶硅栅、漏区、源区和体区；多晶硅栅设置在HVJT终结端的外侧，且与HVJT终结端电性连接；第一N+区形成漏区，第二N+区形成源区，P+区形成体区。当HVJT终结端处的静电电流达到阈值时，会向HVNMOS管的多晶硅栅输出一定电平，当该电平高于HVNMOS管的阈值电压时，HVNMOS管开始导通，静电电流从HVNMOS管释放到地，提高了HVIC在高压岛和低压区之间的ESD能力，避免了静电加载到高压端口和低压端口之间而造成HVJT终结端的击穿。