[发明专利]减少延迟单元的DDR DFE接收电路结构在审
| 申请号： | 202210412885.0 | 申请日： | 2022-04-20 |
| 公开（公告）号： | CN114520010A | 公开（公告）日： | 2022-05-20 |
| 发明（设计）人： | 孔亮 | 申请（专利权）人： | 灿芯半导体（苏州）有限公司 |
| 主分类号： | G11C11/4076 | 分类号： | G11C11/4076 |
| 代理公司： | 上海湾谷知识产权代理事务所(普通合伙) 31289 | 代理人： | 倪继祖 |
| 地址： | 215006 江苏省苏州市吴中区*** | 国省代码： | 江苏;32 |
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| 摘要： | 本发明公开了一种减少延迟单元的DDR DFE接收电路结构，包括：第一DFE灵敏放大器、第二DFE灵敏放大器、第一延迟单元、第二延迟单元和触发电路，所述第一DFE灵敏放大器通过所述第一延迟单元接收内部时钟；所述第二DFE灵敏放大器通过所述第二延迟单元接收内部时钟；所述第一DFE灵敏放大器和所述第二DFE灵敏放大器根据外来数据分别产生时钟域信号elp和olp，并连接所述触发电路；所述触发电路通过所述第一延迟单元和所述第二延迟单元接收内部时钟。本发明有效减少延迟单元的数量和面积，实现节省成本的目的。 | ||
| 搜索关键词： | 减少 延迟 单元 ddr dfe 接收 电路 结构 | ||
【主权项】：
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