[其他]具有微分脉冲编码调制器的数据简化电路

摘要

在本电路中，实际影响时间临界回路计算时间的各分支电路，只不过是一个减法器(S2)、一个数字转换器(q)和一个延迟元件(V3)。如果本电路通过采用CMOS或N沟道MOS技术予以实现的话，那么，要被简化比特数的数字视频信号就会具有17-20mHz的时钟频率。其他各分支电路与时间临界回路连接。

主权项

1、用于简化数字视频信号比特数的具有微分脉冲编码调制器的数据简化电路，包括诸如分支电路延迟元件(v……)、加法器(a……)、减法器(s……)、乘法器(m……)、及一个水平预测器、一个垂向预测器和一个数字转换器，水平预测器和垂向预测器，以二的各次方作为权重因子，此预测基于在电视图象行的被考虑的数据字之前的一个数据字，基于上一行的相应数据字，且还基于与这个被考虑过的数据字相应的上一行的数据字，数字转换器(q)的输出数据，通过代码转换器(cw)转换为具有简化的比特数的输出信号(ru)，以及，-设计为并行数据处理分支电路的分支电路；-输入数据被馈入第一个延迟元件(v1)，其输出被耦合入第一个减法器(s1)的被减数输入端，且随时钟信号频率变化；-第一个减法器(s1)的输出，通过第二个延迟元件(v2)，与第二个减法器(s2)的被减数输入相连，(s2)的输出被耦合入数字转换器(q)的输入；-数字转换器(q)的输出，通过第三个延迟元件(v3)，被耦合入第一个加法器的第一个输入；又通过第一个系数为2-1的乘法器(m11)，被耦合入第二个减法器(s2)的减数输入；-由第一、第二和第三(v1、v2、v3)每个延迟元件造成的延迟，等于时钟信号的周期；其特征如下：-数字转换器(q)的输出，直接与第三个延迟元件(v3)的输入相连。-第三个减法器(s3)的被减数输入输出通路，先于第一个延迟元件(v1)。-第一个加法器(a1)的输出，通过第一个系数为2-2的乘法器(m21)，被耦合入第一个减法器(s1)的减数输入；又通过第四个延迟元件(v4)和第二个系数为2-1的乘法器(m12)，被耦合入第一个加法器(a1)的第二个输入；且还通过第五个延迟元件(v5)，被耦合入第二个加法器(a2)的第一个输入，a2的输出与垂向预测器vp的输入相连；-垂向预测器vp的输出，通过第六个延迟元件(v6)，被耦合入第三个加法器(a3)的第一个输入，a3的输出与第三个减法器(s3)的减数输入相连，vp的输出又通过第七个延迟元件(v7)和第三个系数为2-1的乘法器(m13)，被耦合入第三个加法器(a3)的第二个输入；且还通过第八个延迟元件(v8)，被耦合入第二个加法器(a2)的第二个输入；-第四、第五、第六和第七(v4……v7)的每个延迟元件的延迟，均等于第一个延迟元件(v1)的延迟；第八个延迟元件(v8)的延迟，是第一个延迟元件(v1)延迟的四倍。