[其他]数字相位表电路

摘要

用可集成的相位表电路测量第一时钟信号的脉冲边沿与第二时钟信号的脉冲边沿之间的相位差。第二时钟信号通过一分频电路加到由m个延迟单元组成的非钟控延迟线上，也加到由m个寄存单元组成的第二寄存器上，而第一寄存器的m个单元都由第一钟信号控制。两寄存器的第k单元的输出，由一列m个XOR门中的第k个XOR门进行比较，当这些输出的电平不同时，第k门的输出为逻辑1。多路加法器对各逻辑电平求和其A处的n位输出就是相位值。精度与m相符，m最好取2n。

主权项

1、数字相位表电路用于测定，在第二时钟信号CK2的两个脉冲取样间隔间，第一时钟信号CK1的脉冲边沿与第二时钟信号CK2的脉冲边沿之间的相位差，特征在于：一个分频电路FF，一个其输入由第二时钟信号(CK2)提供，其输出和由一列m个延迟单元(VC1…VCm)组成的延时线(V)的输入相连接，并与第二寄存器(R2)的时钟信号输入端相连接。第二寄存器包括一列m个寄存单元(R21…R2m)，每一单元都由分频电路(FF)输出端的时钟信号控制。一个第一寄存器(R1)，由一列m个寄存单元(R11…R1m)组成，每个寄存单元都由第一时钟信号(CK1)控制，一列XOR门(G1…Gg)，其中第K个门的第一输入端(1)和第一寄存器(R1)中相应的第K单元(R1K)的输出端相连接；第K门的第二输入端(2)和第二寄存器(R2)中相应的第K单元(R2K)的输出端相连接，第一寄存器R1和第二寄存器R2的第K寄存单元的输入端，都和延迟线V中相应的第K延迟单元(VCK)的输出端相连接，该电路有一受控制线(Lt)控制的多路加法器(Ma)，产生n位输出信号(B)该加法器有m个输入端，分别与XOR门(G1…Gm)中之一的输出端相连接，一个在控制线(Lt)与第一寄存器(R1)的第一单元(R11)的输出端之间的连接。