[其他]用于存储阵列的控制电路无效
| 申请号： | 88100657 | 申请日： | 1988-02-05 |
| 公开（公告）号： | CN88100657A | 公开（公告）日： | 1988-08-17 |
| 发明（设计）人： | 戴维德·吉利斯 | 申请（专利权）人： | 德国ITT工业股份有限公司 |
| 主分类号： | H04N5/44 | 分类号： | H04N5/44;H04N7/137 |
| 代理公司： | 中国国际贸易促进委员会专利代理部 | 代理人： | 赵越 |
| 地址： | 联邦德*** | 国省代码： | 暂无信息 |
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| 摘要： | 本控制电路包括数据压缩译码器(dr)和插入滤波器(P)，数据压缩译码器包括用于扫描行中含有的视频信号的行存储器(ZS)。插入滤波器(P)与行存储器(ZS)合作并包含第一加法器(a1)减法器(S)，乘法器(m1，m2)及第二加法器(a2)。控制电路控制相应于任何通用电视标准的场的数字信号向存储阵列的写入和以增加的场速率，最好以二倍的场速率的读出。 | ||
| 搜索关键词： | 用于 存储 阵列 控制电路 | ||
【主权项】：
用于存储阵列的控制电路，它接收相应于任何通用电视标准场的数字信号，并将它们以一增加的速率，最好是二倍的场速率送出，其控制电路包含一带有用于容纳在扫描行中视频信号器的行存储器(ZS)的数据压缩译码器(dr)和包含如下列部分的插入滤波器-第一加法器(a1)其两输入分别与行存储器(ZS)的输入和输出相连接，-减法器(S)，其被减数和减数输入分别与行存储器(ZS)的输入和输出相连接，-Z-1乘法器(m1)，其输出接到第一加法器(a1)的输出。-乘法器(m2)，其一输入与减法器(S)的输出相连接，另一输入馈入介于0和1之间可予设的值(V)，按这样的方法，在一场之中正值有效，相应的负值在下一场有效，而在下一场中正值再一次有效，和-第二加法器(a2)，其两输入分别与Z-1乘法器(m1)和乘法器(m2)的输出相连接，其输出端提供输出信号(sg)。
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