[发明专利]带有高速缓冲存储器的中心处理机优先控制

摘要

在支持数据总线上多个主设备的计算机系统判优逻辑中插入一逻辑控制门。在这样有判优使用数据总线的系统中，门被如此控制使得对数据总线的竞争者只有在达到一定的系统条件下，才能迫使中央处理器(CPU)退出数据总线。特别是，CPU“抵撞”高速缓冲存储器的信号出现时，就被认为是CPU让出数据总线的机会了。

主权项

1.在含有数据总线和多个主设备包含主处理器的计算机系统中，这些主设备使用通过信号路径传输给判优控制逻辑的总线请求信号争夺所述数据总线，判优控制逻辑使用所述计算机系统总线上的设备标识信号指明当前总线得主，所述系统含有高速缓冲存储器存储系统，被连接来协助主处理器从高速缓冲存储器缓冲器中提供数据，并且包括每当此数据提供后发出第一逻辑信号的装置，所述主处理器的一种选优电路其特征为：被连接收所述总线信号的装置，用于检测主处理器被确定为数据总线占有者的时间，并在该期间产生第二逻辑信号，接收并记数所述第一逻辑信号，并且当预定数记到达后产生第三逻辑信号的装置，被连接接收上述第二和第三逻辑信号及总线请求信号的门电路，当上述第二逻辑信号有效，而上述第三逻辑信号无效时，该门(电路)阻止上述总线请求信号，其它情况下则将所述总线请求信号传给所述判优控制逻辑。