[发明专利]用于避免CPU不致于因总线占有而封锁的延迟逻辑

摘要

一逻辑控制延迟电路连接到具有可被多个主控装置的主数据总线的计算机系统的判优逻辑。该延迟是这样来进行设置的，即能使得该缺省主机(系统的主处理机被分配以剩余即缺省优先权)确保在总线上确定长度的有效时间。采用这种插入并控制延迟的方法，使加到CPU的该“HOLD”信号在该CPU授权存取该总线时被延迟，其余的设备在延迟终止之前不可能使用总线，在延迟终止的时刻，该CPU由延迟信号触发，以一个确认信号响应，允许判优开始。利用该技术，一种标准的微处理机，例如Intel80386能够在不使系统运行性能下降的条件下，保证不为较高优先级的装置抢占总线地工作。

主权项

1.一种计算机系统，它包括：一个主处理器，它从终止输入端接收终止信号，用来把主处理器触发成不活动状态；判优逻辑电路，它响应接到的总线请求信号并根据预定的主装置优先权级别，用装置选择信号把对主数据总线的访问指定给多个主装置中的一个，其中主处理器预先被定为缺省优先权级，并且当接到高优先权总线请求信号时，它可以被一个来自判优逻辑电路的终止信号设置成脱离主数据总线的状态，所述系统的特征在于一个占用延迟电路，该电路包括：检测逻辑电路，它响应来自判优逻辑电路的把主数据总线分配给主处理器的装置选择信号，产生一个主处理器选择信号；信号延迟电路，它响应主处理器选择信号，并被连接在判优逻辑电路终止输入端之间，用来延迟任何终止信号，从而建立一个最小周期，在此期间，主处理器保持与数据总线的联接。