[发明专利]半导体非易失性存储器件

摘要

一种半导体非易失性存储器件，其中存储单元的状态相对于器件中的每一个数据线来确定，以便自动控制编程的继续和暂停等。器件包括设置为阵列形式的非易失性半导体存储单元阵列、与多个存储单元组的控制栅共接的字线W1和W2及多个存储单元的漏极共接其上的数据线，各数据线都具有预充电电路、带有读出放大器和数据锁存器功能的数据保持电路和状态探测电路。再编程相对于连接到同一字线的所有存储单元(区段)同时进行。

主权项

1.一种半导体非易失性存储器件，它具有：多个字线；多个与上述多个字线相交的数据线；多个与上述多个字线相交的源极线；以及，多个非易失性半导体存储单元，其中每个都包括一个控制栅、一个浮栅、一个连接于上述多个源极线之一的源极、以及一个连接于上述多个数据线之一的漏极；其特征在于包括：多个预充电电路，每一个都连接于上述多个数据线的一个数据线；多个状态探测电路，每一个都连接于上述多个数据线的一个数据线；以及多个连接于上述多个数据线的每个数据线的数据保持电路；以及在用来从外部将数据装入上述多个存储单元的编程操作中，上述多个数据保持电路存储加于上述存储器件的数据并在预定的时间内把所述加于上述待编程的存储器件的数据装入与上述多个字线中被选定的字线相连的多个存储单元；在上述选定的字线被改为非选定之后，上述多个预充电电路根据保持在上述多个数据保持电路中的数据，将上述多个数据线预充电到某一电压；通过其后重新选定所述被选定的字线，根据已在连接于被重新选定的字线的上述多个存储单元中的编程的数据对存储在上述多个数据保持电路中的数据进行再编程；上述状态探测电路对存储在上述多个数据保持电路中的再编程数据进行比较；以及当存储在上述多个数据保持电路中的再编程数据互不相同时，存储在上述多个数据保持电路中的上述再编程过的数据再次在预定时间周期内在上述多个连接于上述重新选定的字线的存储单元中被重新编程。